インテルのみ表示可能 — GUID: mcn1413265701682
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I/O PLLの仕様
シンボル | パラメーター | 条件 | 最小値 | 標準値 | 最大値 | 単位 |
---|---|---|---|---|---|---|
fIN | Input clock frequency | -1スピードグレード | 10 | — | 800 67 | MHz |
-2スピードグレード | 10 | — | 700 67 | MHz | ||
-3スピードグレード | 10 | — | 650 67 | MHz | ||
fINPFD | Input clock frequency to the PFD | — | 10 | — | 325 | MHz |
fCASC_INPFD | Input clock frequency to the PFD of destination cascade PLL | — | 10 | — | 60 | MHz |
fVCO | PLL VCO operating range | -1スピードグレード | 600 | — | 1600 | MHz |
-2スピードグレード | 600 | — | 1434 | MHz | ||
-3スピードグレード | 600 | — | 1250 | MHz | ||
fCLBW | PLL closed-loop bandwidth | — | 0.1 | — | 8 | MHz |
tEINDUTY | Input clock or external feedback clock input duty cycle | — | 40 | — | 60 | % |
fOUT | Output frequency for internal global or regional clock (C カウンター) | -1、-2、-3スピードグレード | — | — | 644 | MHz |
fOUT_EXT | Output frequency for external clock output | -1スピードグレード | — | — | 800 | MHz |
-2スピードグレード | — | — | 720 | MHz | ||
-3スピードグレード | — | — | 650 | MHz | ||
tOUTDUTY | Duty cycle for dedicated external clock output (50%に設定した場合) | SmartVID以外 | 45 | 50 | 55 | % |
SmartVID | 42 | 50 | 58 | % | ||
tFCOMP | External feedback clock compensation time | — | — | — | 10 | ns |
fDYCONFIGCLK | Dynamic configuration clock for mgmt_clk and scanclk | — | — | — | 100 | MHz |
tLOCK | Time required to lock from end-of-device configuration or deassertion of areset | — | — | — | 1 | ms |
tDLOCK | Time required to lock dynamically (任意の非ポストスケール・カウンター/遅延のスイッチオーバーまたはリコンフィグレーション後) | — | — | — | 1 | ms |
tPLL_PSERR | Accuracy of PLL phase shift | — | — | — | ±50 | ps |
tARESET | Minimum pulse width on the areset signal | — | 10 | — | — | ns |
tINCCJ 68 69 | Input clock cycle-to-cycle jitter | FREF ≥ 100 MHz | — | — | 0.15 | UI (p-p) |
FREF < 100 MHz | — | — | 750 | ps (p-p) | ||
tOUTPJ_DC | Period jitter for dedicated clock output | FOUT ≥ 100 MHz | — | — | 175 | ps (p-p) |
FOUT < 100 MHz | — | — | 17.5 | mUI (p-p) | ||
tOUTCCJ_DC | Cycle-to-cycle jitter for dedicated clock output | FOUT ≥ 100 MHz | — | — | 175 | ps (p-p) |
FOUT < 100 MHz | — | — | 17.5 | mUI (p-p) | ||
tOUTPJ_IO 70 | Period jitter for clock output on the regular I/O | FOUT ≥ 100 MHz | — | — | 600 | ps (p-p) |
FOUT < 100 MHz | — | — | 60 | mUI (p-p) | ||
tOUTCCJ_IO 70 | Cycle-to-cycle jitter for clock output on the regular I/O | FOUT ≥ 100 MHz | — | — | 600 | ps (p-p) |
FOUT < 100 MHz | — | — | 60 | mUI (p-p) | ||
tCASC_OUTPJ_DC | Period jitter for dedicated clock output in cascaded PLLs | FOUT ≥ 100 MHz | — | — | 175 | ps (p-p) |
FOUT < 100 MHz | — | — | 17.5 | mUI (p-p) |
67 この仕様は、I/O最大周波数によって制限されます。達成可能な最大I/O周波数は、各I/O規格で異なり、またデザインおよびシステム固有の要因に依存します。デザインでの適切なタイミング・クロージャーを確認し、特定のデザインとシステム設定に基づくHSPICE/IBISシミュレーションを実行して、システムで達成可能な最大周波数を決定します。
68 高い入力ジッターは、PLL出力ジッターに直接影響します。PLL出力ジッターを低く抑えるには、120 psより低いジッターを持つクリーンなクロックソースを提供する必要があります。
69 N = 1の場合、FREFがfIN/Nという仕様が適用されます。
70 外部メモリー・インターフェイスのクロック出力ジッターの仕様は、 インテル® Arria® 10デバイスのメモリー出力クロックジッターの仕様の表に記載されている、別の測定方法を使用します。