インテル® Quartus® Primeプロ・エディション ユーザーガイド: PCBデザインツール

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ID 683768
日付 11/04/2020
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ドキュメント目次
ドキュメント目次 x
1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析 2. インテル® Quartus® Prime開発ソフトウェアを使用したプリント回路基板の回路図の確認 3. Mentor Graphics* PCBデザインツールのサポート 4. Cadenceボード・デザイン・ツールのサポート 5. インテルQuartus Primeプロ・エディション ユーザーガイド: PCBデザインツールのドキュメントのアーカイブ A. インテル® Quartus® Primeプロ・エディション ユーザーガイド
1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析 x
1.1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析 1.2. I/Oモデルの選択: IBISとHSPICE 1.3. FPGA-ボード間のシグナル・インテグリティー解析フロー 1.4. IBISモデルを使用したシミュレーション 1.5. HSPICEモデルを使用したシミュレーション 1.6. サードパーティー・ツールを使用したシグナル・インテグリティーの解析の改訂履歴
1.1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析 x
1.1.1. HSPICEモデルおよびIBISモデルを使用したシグナル・インテグリティーのシミュレーション
1.3. FPGA-ボード間のシグナル・インテグリティー解析フロー x
1.3.1. I/O割り当ておよびボードトレース・モデル割り当ての作成 1.3.2. 出力ファイルの生成 1.3.3. 出力ファイルのカスタマイズ 1.3.4. サードパーティー・ツールでのシミュレーションのセットアップと実行 1.3.5. シミュレーション結果の解釈
1.4. IBISモデルを使用したシミュレーション x
1.4.1. IBISモデルの要素 1.4.2. 正確なIBISモデルの作成 1.4.3. Mentor Graphics* HyperLynx*ソフトウェアを使用したデザインのシミュレーション 1.4.4. インテルIBISモデルを使用するためのLineSimのコンフィグレーション 1.4.5. LineSimシミュレーションへのインテルIBISモデルの統合 1.4.6. LineSimシミュレーションの実行と解釈
1.4.2. 正確なIBISモデルの作成 x
1.4.2.1. IBISモデルのダウンロード 1.4.2.2. IBIS Writerを使用したカスタムのIBISモデルの生成
1.5. HSPICEモデルを使用したシミュレーション x
1.5.1. サポートされているデバイスとシグナリング 1.5.2. HSPICEシミュレーション・キットへのアクセス 1.5.3. HSPICEシミュレーションにおけるダブルカウント問題 1.5.4. HSPICE Writerツールのフロー 1.5.5. HSPICEシミュレーションの実行 1.5.6. 出力シミュレーションの結果の解釈 1.5.7. 入力シミュレーションの結果の解釈 1.5.8. 表形式のシミュレーション結果の表示および解釈 1.5.9. グラフ形式のシミュレーション結果の表示 1.5.10. HSPICEシミュレーションに基づいたデザインの調整 1.5.11. I/O HSPICEシミュレーション・デッキのサンプル入力 1.5.12. I/O HSPICEシミュレーション・デッキのサンプル出力 1.5.13. 高度なトピック
1.5.3. HSPICEシミュレーションにおけるダブルカウント問題 x
1.5.3.1. ダブルカウント問題の定義 1.5.3.2. ダブルカウント問題への解決策
1.5.4. HSPICE Writerツールのフロー x
1.5.4.1. I/O割り当ての適用 1.5.4.2. HSPICE Writerのイネーブル 1.5.4.3. 割り当てを使用したHSPICE Writerのイネーブル 1.5.4.4. HSPICEファイルの命名規則 1.5.4.5. HSPICE Writerの起動 1.5.4.6. コマンドラインからのHSPICE Writerの起動 1.5.4.7. 自動生成されたHSPICEデッキのカスタマイズ
1.5.11. I/O HSPICEシミュレーション・デッキのサンプル入力 x
1.5.11.1. Header Comment 1.5.11.2. Simulation Conditions 1.5.11.3. Simulation Options 1.5.11.4. Constant Definition 1.5.11.5. Buffer Netlist 1.5.11.6. Drive Strength 1.5.11.7. I/O Buffer Instantiation 1.5.11.8. Board Trace and Termination 1.5.11.9. Stimulus Model 1.5.11.10. Simulation Analysis
1.5.12. I/O HSPICEシミュレーション・デッキのサンプル出力 x
1.5.12.1. Header Comment 1.5.12.2. Simulation Conditions 1.5.12.3. Simulation Options 1.5.12.4. Constant Definition 1.5.12.5. I/O Buffer Netlist 1.5.12.6. Drive Strength 1.5.12.7. スルーレートと遅延チェーン 1.5.12.8. I/O Buffer Instantiation 1.5.12.9. Board and Trace Termination (ボードおよびトレース終端) 1.5.12.10. Double-Counting Compensation Circuitry (ダブルカウント補正回路) 1.5.12.11. Simulation Analysis
1.5.13. 高度なトピック x
1.5.13.1. PVTシミュレーション 1.5.13.2. ホールドタイム解析 1.5.13.3. I/O電圧のばらつき 1.5.13.4. 相関レポート
2. インテル® Quartus® Prime開発ソフトウェアを使用したプリント回路基板の回路図の確認 x
2.1. インテル® Quartus® Prime開発ソフトウェアの設定の確認 2.2. Fitterレポートのデバイスピンアウト情報の確認 2.3. コンパイルエラーと警告メッセージの確認 2.4. インテル® Quartus® Prime開発ソフトウェアの追加機能の使用 2.5. インテル® Quartus® Prime開発ソフトウェアの追加ツールの使用 2.6. インテル® Quartus® Prime開発ソフトウェアを使用したプリント回路基板の回路図の確認の改訂履歴
2.1. インテル® Quartus® Prime開発ソフトウェアの設定の確認 x
2.1.1. Device and Pins Optionsダイアログボックスの設定
2.1.1. Device and Pins Optionsダイアログボックスの設定 x
2.1.1.1. コンフィグレーション設定 2.1.1.2. 未使用ピンの設定 2.1.1.3. 兼用ピンの設定 2.1.1.4. 電圧の設定 2.1.1.5. エラー検出CRCの設定
2.5. インテル® Quartus® Prime開発ソフトウェアの追加ツールの使用 x
2.5.1. Pin Planner
3. Mentor Graphics* PCBデザインツールのサポート x
3.1. DxDesignerとの統合 3.2. Mentor Graphics* PCBデザインツールのサポートの改訂履歴
3.1. DxDesignerとの統合 x
3.1.1. DxDesignerプロジェクトの設定 3.1.2. DxDesignerでの回路図シンボルの作成
4. Cadenceボード・デザイン・ツールのサポート x
4.1. Cadence PCBデザインツールのサポート 4.2. 製品の比較情報 4.3. FPGA-PCB間のデザインフロー 4.4. インテル® Quartus® Prime開発ソフトウェアのセットアップ 4.5. Cadence Allegro Design Entry HDLソフトウェアを使用したFPGAとボード間の統合 4.6. Cadence Allegro Design Entry CISソフトウェアを使用したFPGA-ボード間の統合 4.7. Cadenceボード・デザイン・ツールのサポートの改訂履歴
4.3. FPGA-PCB間のデザインフロー x
4.3.1. インテルFPGAデザインの統合
4.4. インテル® Quartus® Prime開発ソフトウェアのセットアップ x
4.4.1. .pinファイルの生成
4.5. Cadence Allegro Design Entry HDLソフトウェアを使用したFPGAとボード間の統合 x
4.5.1. シンボルの作成 4.5.2. Cadence Allegro Design Entry HDLソフトウェアを使用したシンボルのインスタンス化
4.5.1. シンボルの作成 x
4.5.1.1. Cadence Allegro PCB Librarian Part Developerツール
4.5.1.1. Cadence Allegro PCB Librarian Part Developerツール x
4.5.1.1.1. デザインフローにおけるCadence Allegro PCB Librarian Part Developerツール 4.5.1.1.2. Import and Exportウィザード 4.5.1.1.3. シンボルの編集と分割 4.5.1.1.4. FPGAシンボルの更新
4.6. Cadence Allegro Design Entry CISソフトウェアを使用したFPGA-ボード間の統合 x
4.6.1. Cadence Allegro Design Entry CISプロジェクトの作成 4.6.2. パートの生成 4.6.3. 回路図シンボルの生成 4.6.4. パートの分割 4.6.5. Design Entry CISスケマティックでのシンボルのインスタンス化 4.6.6. Cadence Allegro Design Entry CISソフトウェア向けインテル・ライブラリー
4.6.6. Cadence Allegro Design Entry CISソフトウェア向けインテル・ライブラリー x
4.6.6.1. Cadence Allegro Design Entry CISプロジェクトでのインテル提供のライブラリーの使用
1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析
2. インテル® Quartus® Prime開発ソフトウェアを使用したプリント回路基板の回路図の確認
3. Mentor Graphics* PCBデザインツールのサポート
4. Cadenceボード・デザイン・ツールのサポート
5. インテルQuartus Primeプロ・エディション ユーザーガイド: PCBデザインツールのドキュメントのアーカイブ
A. インテル® Quartus® Primeプロ・エディション ユーザーガイド

1.1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析

従来のFPGAデザインにおいて、インターフェイスの動作速度は高速化の一途をたどり、単一のPCBを構築する前の段階で、ボード上のFPGAと他のデバイス間のタイミングおよびシグナル・インテグリティーのマージンを仕様と許容値の範囲内に収める必要があります。

ボードトレースが綿密にデザインされていない、あるいはルートの負荷が高すぎる場合、信号のノイズがデータ破壊の原因となり、オーバーシュートおよびアンダーシュートにより時間の経過とともに入力バッファーの損傷を招くことがあります。

FPGAデバイスは高速アプリケーションで使用されるため、プリント基板 (PCB) 上におけるFPGAと他のデバイス間のシグナル・インテグリティーおよびタイミングマージンは、適切なシステム動作を保証するための重要な考慮事項となります。時間を要する再デザインおよび費用がかさむボードのリスピンを回避するには、クリティカルな信号のトポロジーおよび配線をシミュレートする必要があります。現在のFPGAデバイスで使用可能な高速インターフェイスは、正確にモデル化し、かつタイミングモデルおよびボードレベルのシグナル・インテグリティー・シミュレーションに統合する必要があります。FPGAのデザインとPCBへの統合に使用されるツールは、ボード配線のプロパティーとボード上で接続されているデバイスを考慮に入れる、「ボード認識」である必要があります。

インテル® Quartus® Prime開発ソフトウェアは、ボード上のインテル® FPGAデバイスと他のコンポーネント間において良好なシグナル・インテグリティーおよびタイミングマージンを確立する方法、リソース、およびツールを提供します。 インテル® Quartus® Prime開発ソフトウェアでは、3種類の解析が可能です。

  • デフォルトまたはユーザー指定の容量性負荷によるI/Oタイミングで、シグナル・インテグリティー解析は実行しない (デフォルト)
  • ユーザー定義のボードトレース・モデルを使用する インテル® Quartus® PrimeのEnable Advanced I/O Timingオプションで、精度の高い「ボード認識」シミュレーション・ツールから高度なタイミングレポートを生成する
  • インテルによって提供あるいは生成されるIBIS (Input/Output Buffer Information Specification) モデルまたはHSPICE I/Oモデルを使用するサードパーティー・ツールによるボード全体の配線シミュレーション

指定された容量性テスト負荷を使用するI/Oタイミングでは、ロードのサイズの設定以外は特別なコンフィグレーションを必要としません。 インテル® Quartus® Prime Timing Analyzerまたは インテル® Quartus® Prime Classic Timing Analyzerからのタイミングレポートは、I/Oバッファー内のポイントツーポイント遅延のみを基にして生成され、指定されたボードについてのその他の詳細情報がない場合でも容量性テスト負荷が存在すると仮定します。負荷のデフォルトのサイズは、そのピンに対して選択したI/O規格に基づきます。シグナル・インテグリティー解析の詳細がなくても、タイミングはFPGAピンに測定されます。

Enable Advanced I/O Timingオプションは、ボードトポロジーと終端コンポーネントを考慮してI/Oタイミングレポートの詳細を拡張します。完全なポイントツーポイント・ボードトレース・モデルが定義され、タイミング解析で考慮されます。このボードトレース・モデルが定義できる機能は、 インテル® Quartus® Prime開発ソフトウェアが「ボード認識」であることを示す一例です。

この場合、I/Oバッファーと定義済みの遠端負荷との間のタイミングおよびシグナル・インテグリティーのメトリクスは、 インテル® Quartus® Prime Timing Analyzerによって生成された高度なレポートで解析および報告されます。

この章でのシグナル・インテグリティーについての情報とは、グランドバウンスあるいはVCCサグとしても知られる同時スイッチング・ノイズ (SSN) ではなく、I/Oバッファーのコンフィグレーションおよびボードのパラメーターを基にしたボードレベルのシグナル・インテグリティーを指しています。SSNは複数の出力ドライバーが同時に切り替わることで生成され、チップの電源供給の電圧を全体的に低下させてしまう原因となります。このことは、指定したグランドのレベルまたはデバイスのVCCに一時的なグリッチを発生させる場合があります。

この章は、FPGAデザイン者およびボードデザイン者を対象としており、デザインをシミュレートするための概念と手順、およびボードレベルのタイミングとシグナル・インテグリティーを向上させるためのデザインの調整方法について詳しく説明しています。また、 インテル® Quartus® Prime開発ソフトウェアを使用した正確なモデルの作成方法およびこれらのモデルのシミュレーション・ソフトウェアでの使用方法についての情報も含まれています。

この章に記載されている情報は、 インテル® Quartus® Prime開発ソフトウェア、シグナル・インテグリティーの基礎的概念、および良好なPCBデザインのデザイン手法やコンポーネントについて一定の知識を持つ方を対象としています。また、シミュレーションのセットアップ方法および使用するサードパーティー・シミュレーション・ツールについての知識も必要となります。


セクションの内容
HSPICEモデルおよびIBISモデルを使用したシグナル・インテグリティーのシミュレーション

レベル 2 の表題