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1.5.1. サポートされているデバイスとシグナリング
1.5.2. HSPICEシミュレーション・キットへのアクセス
1.5.3. HSPICEシミュレーションにおけるダブルカウント問題
1.5.4. HSPICE Writerツールのフロー
1.5.5. HSPICEシミュレーションの実行
1.5.6. 出力シミュレーションの結果の解釈
1.5.7. 入力シミュレーションの結果の解釈
1.5.8. 表形式のシミュレーション結果の表示および解釈
1.5.9. グラフ形式のシミュレーション結果の表示
1.5.10. HSPICEシミュレーションに基づいたデザインの調整
1.5.11. I/O HSPICEシミュレーション・デッキのサンプル入力
1.5.12. I/O HSPICEシミュレーション・デッキのサンプル出力
1.5.13. 高度なトピック
1.5.12.1. Header Comment
1.5.12.2. Simulation Conditions
1.5.12.3. Simulation Options
1.5.12.4. Constant Definition
1.5.12.5. I/O Buffer Netlist
1.5.12.6. Drive Strength
1.5.12.7. スルーレートと遅延チェーン
1.5.12.8. I/O Buffer Instantiation
1.5.12.9. Board and Trace Termination (ボードおよびトレース終端)
1.5.12.10. Double-Counting Compensation Circuitry (ダブルカウント補正回路)
1.5.12.11. Simulation Analysis
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1.4.6. LineSimシミュレーションの実行と解釈
任意のシミュレーションを実行し、必要に応じてI/O割り当てやシミュレーション・パラメーターを調整することができます。
例えば、シミュレーション実行後、デスティネーション・バッファーでシミュレートされた信号に過剰なオーバーシュートが観察される場合は、ドライブ強度のI/O割り当ての設定を低い値に調整することができます。この変更により問題が修正されたかどうかを検証するには .ibs ファイルを再生成し、シミュレーションを再度実行します。
図 8. IBISモデルを使用したHyperLynxにおけるオーバーシュートの例
不連続性、あるいは立ち上がり時間および立ち下がり時間の遅れといった異常がデスティネーションで観察される場合は、終端方法または終端コンポーネントの値を調整します。これらの変更を行った後、シミュレーションを再実行して、調整が問題を解決したかどうかを確認します。この場合は .ibs ファイルを再生成する必要はありません。
図 9. IBISモデルを使用したHyperLynxにおけるシグナル・インテグリティー異常の例
ボードレベルのシグナル・インテグリティーの詳細およびシンプルな変更でデザインを改善する方法については、Intel FPGA Signal & Power Integrity Support Centerを参照してください。