インテル® Quartus® Primeプロ・エディション ユーザーガイド: PCBデザインツール

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ID 683768
日付 11/04/2020
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ドキュメント目次
ドキュメント目次 x
1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析 2. インテル® Quartus® Prime開発ソフトウェアを使用したプリント回路基板の回路図の確認 3. Mentor Graphics* PCBデザインツールのサポート 4. Cadenceボード・デザイン・ツールのサポート 5. インテルQuartus Primeプロ・エディション ユーザーガイド: PCBデザインツールのドキュメントのアーカイブ A. インテル® Quartus® Primeプロ・エディション ユーザーガイド
1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析 x
1.1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析 1.2. I/Oモデルの選択: IBISとHSPICE 1.3. FPGA-ボード間のシグナル・インテグリティー解析フロー 1.4. IBISモデルを使用したシミュレーション 1.5. HSPICEモデルを使用したシミュレーション 1.6. サードパーティー・ツールを使用したシグナル・インテグリティーの解析の改訂履歴
1.1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析 x
1.1.1. HSPICEモデルおよびIBISモデルを使用したシグナル・インテグリティーのシミュレーション
1.3. FPGA-ボード間のシグナル・インテグリティー解析フロー x
1.3.1. I/O割り当ておよびボードトレース・モデル割り当ての作成 1.3.2. 出力ファイルの生成 1.3.3. 出力ファイルのカスタマイズ 1.3.4. サードパーティー・ツールでのシミュレーションのセットアップと実行 1.3.5. シミュレーション結果の解釈
1.4. IBISモデルを使用したシミュレーション x
1.4.1. IBISモデルの要素 1.4.2. 正確なIBISモデルの作成 1.4.3. Mentor Graphics* HyperLynx*ソフトウェアを使用したデザインのシミュレーション 1.4.4. インテルIBISモデルを使用するためのLineSimのコンフィグレーション 1.4.5. LineSimシミュレーションへのインテルIBISモデルの統合 1.4.6. LineSimシミュレーションの実行と解釈
1.4.2. 正確なIBISモデルの作成 x
1.4.2.1. IBISモデルのダウンロード 1.4.2.2. IBIS Writerを使用したカスタムのIBISモデルの生成
1.5. HSPICEモデルを使用したシミュレーション x
1.5.1. サポートされているデバイスとシグナリング 1.5.2. HSPICEシミュレーション・キットへのアクセス 1.5.3. HSPICEシミュレーションにおけるダブルカウント問題 1.5.4. HSPICE Writerツールのフロー 1.5.5. HSPICEシミュレーションの実行 1.5.6. 出力シミュレーションの結果の解釈 1.5.7. 入力シミュレーションの結果の解釈 1.5.8. 表形式のシミュレーション結果の表示および解釈 1.5.9. グラフ形式のシミュレーション結果の表示 1.5.10. HSPICEシミュレーションに基づいたデザインの調整 1.5.11. I/O HSPICEシミュレーション・デッキのサンプル入力 1.5.12. I/O HSPICEシミュレーション・デッキのサンプル出力 1.5.13. 高度なトピック
1.5.3. HSPICEシミュレーションにおけるダブルカウント問題 x
1.5.3.1. ダブルカウント問題の定義 1.5.3.2. ダブルカウント問題への解決策
1.5.4. HSPICE Writerツールのフロー x
1.5.4.1. I/O割り当ての適用 1.5.4.2. HSPICE Writerのイネーブル 1.5.4.3. 割り当てを使用したHSPICE Writerのイネーブル 1.5.4.4. HSPICEファイルの命名規則 1.5.4.5. HSPICE Writerの起動 1.5.4.6. コマンドラインからのHSPICE Writerの起動 1.5.4.7. 自動生成されたHSPICEデッキのカスタマイズ
1.5.11. I/O HSPICEシミュレーション・デッキのサンプル入力 x
1.5.11.1. Header Comment 1.5.11.2. Simulation Conditions 1.5.11.3. Simulation Options 1.5.11.4. Constant Definition 1.5.11.5. Buffer Netlist 1.5.11.6. Drive Strength 1.5.11.7. I/O Buffer Instantiation 1.5.11.8. Board Trace and Termination 1.5.11.9. Stimulus Model 1.5.11.10. Simulation Analysis
1.5.12. I/O HSPICEシミュレーション・デッキのサンプル出力 x
1.5.12.1. Header Comment 1.5.12.2. Simulation Conditions 1.5.12.3. Simulation Options 1.5.12.4. Constant Definition 1.5.12.5. I/O Buffer Netlist 1.5.12.6. Drive Strength 1.5.12.7. スルーレートと遅延チェーン 1.5.12.8. I/O Buffer Instantiation 1.5.12.9. Board and Trace Termination (ボードおよびトレース終端) 1.5.12.10. Double-Counting Compensation Circuitry (ダブルカウント補正回路) 1.5.12.11. Simulation Analysis
1.5.13. 高度なトピック x
1.5.13.1. PVTシミュレーション 1.5.13.2. ホールドタイム解析 1.5.13.3. I/O電圧のばらつき 1.5.13.4. 相関レポート
2. インテル® Quartus® Prime開発ソフトウェアを使用したプリント回路基板の回路図の確認 x
2.1. インテル® Quartus® Prime開発ソフトウェアの設定の確認 2.2. Fitterレポートのデバイスピンアウト情報の確認 2.3. コンパイルエラーと警告メッセージの確認 2.4. インテル® Quartus® Prime開発ソフトウェアの追加機能の使用 2.5. インテル® Quartus® Prime開発ソフトウェアの追加ツールの使用 2.6. インテル® Quartus® Prime開発ソフトウェアを使用したプリント回路基板の回路図の確認の改訂履歴
2.1. インテル® Quartus® Prime開発ソフトウェアの設定の確認 x
2.1.1. Device and Pins Optionsダイアログボックスの設定
2.1.1. Device and Pins Optionsダイアログボックスの設定 x
2.1.1.1. コンフィグレーション設定 2.1.1.2. 未使用ピンの設定 2.1.1.3. 兼用ピンの設定 2.1.1.4. 電圧の設定 2.1.1.5. エラー検出CRCの設定
2.5. インテル® Quartus® Prime開発ソフトウェアの追加ツールの使用 x
2.5.1. Pin Planner
3. Mentor Graphics* PCBデザインツールのサポート x
3.1. DxDesignerとの統合 3.2. Mentor Graphics* PCBデザインツールのサポートの改訂履歴
3.1. DxDesignerとの統合 x
3.1.1. DxDesignerプロジェクトの設定 3.1.2. DxDesignerでの回路図シンボルの作成
4. Cadenceボード・デザイン・ツールのサポート x
4.1. Cadence PCBデザインツールのサポート 4.2. 製品の比較情報 4.3. FPGA-PCB間のデザインフロー 4.4. インテル® Quartus® Prime開発ソフトウェアのセットアップ 4.5. Cadence Allegro Design Entry HDLソフトウェアを使用したFPGAとボード間の統合 4.6. Cadence Allegro Design Entry CISソフトウェアを使用したFPGA-ボード間の統合 4.7. Cadenceボード・デザイン・ツールのサポートの改訂履歴
4.3. FPGA-PCB間のデザインフロー x
4.3.1. インテルFPGAデザインの統合
4.4. インテル® Quartus® Prime開発ソフトウェアのセットアップ x
4.4.1. .pinファイルの生成
4.5. Cadence Allegro Design Entry HDLソフトウェアを使用したFPGAとボード間の統合 x
4.5.1. シンボルの作成 4.5.2. Cadence Allegro Design Entry HDLソフトウェアを使用したシンボルのインスタンス化
4.5.1. シンボルの作成 x
4.5.1.1. Cadence Allegro PCB Librarian Part Developerツール
4.5.1.1. Cadence Allegro PCB Librarian Part Developerツール x
4.5.1.1.1. デザインフローにおけるCadence Allegro PCB Librarian Part Developerツール 4.5.1.1.2. Import and Exportウィザード 4.5.1.1.3. シンボルの編集と分割 4.5.1.1.4. FPGAシンボルの更新
4.6. Cadence Allegro Design Entry CISソフトウェアを使用したFPGA-ボード間の統合 x
4.6.1. Cadence Allegro Design Entry CISプロジェクトの作成 4.6.2. パートの生成 4.6.3. 回路図シンボルの生成 4.6.4. パートの分割 4.6.5. Design Entry CISスケマティックでのシンボルのインスタンス化 4.6.6. Cadence Allegro Design Entry CISソフトウェア向けインテル・ライブラリー
4.6.6. Cadence Allegro Design Entry CISソフトウェア向けインテル・ライブラリー x
4.6.6.1. Cadence Allegro Design Entry CISプロジェクトでのインテル提供のライブラリーの使用
1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析
2. インテル® Quartus® Prime開発ソフトウェアを使用したプリント回路基板の回路図の確認
3. Mentor Graphics* PCBデザインツールのサポート
4. Cadenceボード・デザイン・ツールのサポート
5. インテルQuartus Primeプロ・エディション ユーザーガイド: PCBデザインツールのドキュメントのアーカイブ
A. インテル® Quartus® Primeプロ・エディション ユーザーガイド

2.2. Fitterレポートのデバイスピンアウト情報の確認

デザインのコンパイル後、デバイスピンアウトの詳細を確認するには、FitterレポートのResourceセクションのレポートを使用することができます。

Input Pins, Output Pins, and Bidirectional Pinsレポートはデザイン内のすべてのユーザーI/Oピンおよび各I/Oピンに対してイネーブルされた機能を特定します。例えば、Fitterレポートのこれらのセクションでは、ウィーク内部プルアップ、PCIクランプダイオード、オンチップ終端 (OCT) のピンの割り当ての使用方法を確認することができます。Input Pins, Output Pins, and Bidirectional Pinsレポートで報告されるピンの割り当てを確認することで、使用するPCBに外部コンポーネントが必要であるかどうかを判断することができます。

これらのレポートはまた、ユーザーがピンの割り当てを作成したのか、あるいはFitterが自動でピンを配置したのかについても識別します。Fitterがユーザーによるピンの割り当てを変更した場合、Fitterによって作成されたピンの位置は後のコンパイルで変更される場合があるため、これらの変更はユーザー割り当てにする必要があります。

図 18. Resource Sectionレポート Ctrl+R でCompilation Reportタブを開きます。Fitterの下のPlan Stageフォルダーで、Input Pinsレポートを開きます。次の画面は、OCT外部キャリブレーションの抵抗接続 (RUP/RDN) に対してFitterが選択したピン、およびInput Pinsレポートの関連する終端ブロックの名称を表示しています。これらのタイプの割り当ては、ユーザー割り当てにする必要があります。


I/O Bank Usageレポートは、I/O割り当てに基づいたデザインのVCCIOおよびVREF要件の概要を提供します。このレポート内の要件が、PCB回路図の設定と一致することを確認します。すべての未使用I/Oバンク、未定義のI/O規格を持つI/Oピンが存在するすべてのバンクは、Device and Pin OptionsダイアログボックスのVoltage画面で定義された電圧にVCCIO電圧をデフォルトで設定します。

All Package Pinsレポートには、未使用ピン、専用ピン、電源/グランドピンなどのデバイス上のすべてのピンがリストされます。このレポートを使用すれば、PCB回路図内の各ピンの位置、名称、使用目的、方向、I/O規格、電圧などのピンの特徴を確認することができます。マイグレーション・デバイスを選択した場合は特に、未使用の専用入力、およびI/Oピンと電源ピンを接続する推奨電圧を確認する必要があります。All Package Pinsレポートを使用して、レポートされた電圧にすべてのデバイス電圧レールを接続したことを確認します。

一般的にレポートされるエラーには、正しくない電圧を特定のバンクのプレドライバー電源 (VCCPD) ピンへ接続する、あるいはクロック入力ピンをフローティング状態のままにしておく、などがあります。グランドに接続する必要がある未使用の入力ピンは、All Package PinsレポートのPin Name/UsageカラムでGND+と指定されています。

All Package Pinsレポートを使用すれば、トランシーバー固有のピン接続の確認および、それらがPCB回路図に一致することを検証することも可能です。未使用のトランシーバー・ピンには、Fitterレポートのピン指定に基づいて、次の要件があります。

  • GXB_GND - 未使用のGXBレシーバーまたは専用リファレンス・クロック・ピンです。このピンは、10kΩの抵抗を介してGXB_GNDに接続する必要があります。
  • GXB_NC - 未使用のGXBトランスミッターまたは専用クロック出力ピンです。このピンは切断する必要があります。

一部のトランシーバー電源レールには、ALTGXパラメーター・エディター用に作成した設定に依存するVCCA_L/RやVCCH_L/Rなどの二重電圧機能があります。これらのユーザー定義の設定はデフォルト設定を上書きするため、All Package Pinsレポートを使用して、PCB回路図のデバイスシンボル上のこれらの電源ピンがトランシーバーが必要とする電圧に接続されていることを確認する必要があります。接続が正しくないと、トランシーバーが期待どおりに機能しなくなる可能性があります。

デザインにメモリー・インターフェイスが含まれている場合、DQS Summaryレポートに各DQピングループの概要が表示されます。このレポートを使用すると、正しいDQ/DQSピンがグループ化されていることをすばやく確認できます。

最後に、Fitter Device Optionsレポートは、Device and Pin Optionsダイアログボックスで作成された設定の一部を要約します。これらの設定がPCB回路図と一致することを確認します。

レベル 2 の表題