インテルのみ表示可能 — GUID: mwh1410471160933
Ixiasoft
1.5.1. サポートされているデバイスとシグナリング
1.5.2. HSPICEシミュレーション・キットへのアクセス
1.5.3. HSPICEシミュレーションにおけるダブルカウント問題
1.5.4. HSPICE Writerツールのフロー
1.5.5. HSPICEシミュレーションの実行
1.5.6. 出力シミュレーションの結果の解釈
1.5.7. 入力シミュレーションの結果の解釈
1.5.8. 表形式のシミュレーション結果の表示および解釈
1.5.9. グラフ形式のシミュレーション結果の表示
1.5.10. HSPICEシミュレーションに基づいたデザインの調整
1.5.11. I/O HSPICEシミュレーション・デッキのサンプル入力
1.5.12. I/O HSPICEシミュレーション・デッキのサンプル出力
1.5.13. 高度なトピック
1.5.12.1. Header Comment
1.5.12.2. Simulation Conditions
1.5.12.3. Simulation Options
1.5.12.4. Constant Definition
1.5.12.5. I/O Buffer Netlist
1.5.12.6. Drive Strength
1.5.12.7. スルーレートと遅延チェーン
1.5.12.8. I/O Buffer Instantiation
1.5.12.9. Board and Trace Termination (ボードおよびトレース終端)
1.5.12.10. Double-Counting Compensation Circuitry (ダブルカウント補正回路)
1.5.12.11. Simulation Analysis
インテルのみ表示可能 — GUID: mwh1410471160933
Ixiasoft
4.5. Cadence Allegro Design Entry HDLソフトウェアを使用したFPGAとボード間の統合
Cadence Allegro Design Entry HDLソフトウェアは回路図キャプチャー・ツールであり、Cadence 600シリーズのデザインフローの一部です。Cadence Allegro Design Entry HDLソフトウェアを使用して、すべてのタイプのPCBデザインに向けてフラット回路スケマティックを作成します。Cadence Allegro Design Entry HDLソフトウェアは、デザインの再利用およびチームベースのデザインを容易にするために、階層回路図を作成することも可能です。Cadence Allegro Design Entry HDLソフトウェアでは、 インテル® Quartus® Prime開発ソフトウェアが生成する .pin のみを使用するため、FPGAからボード間のデザインフローは一方行となります。 インテル® Quartus® Prime開発ソフトウェアでは、信号とピンの割り当ての変更のみが可能であり、その変更はCadence Allegro Design Entry HDLプロジェクトで更新されたシンボルとして反映されます。
Cadence Allegro Design Entry HDLソフトウェアを使用したデザインフローの詳細については、 を参照してください。
注: ボード・レイアウト・ツールまたはCadence Allegro Design Entry HDLソフトウェアのシンボルで実行した配線またはピンの割り当ての変更を、 インテル® Quartus® Prime開発ソフトウェアにバックアノテートすることは不可能です。