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1.5.1. サポートされているデバイスとシグナリング
1.5.2. HSPICEシミュレーション・キットへのアクセス
1.5.3. HSPICEシミュレーションにおけるダブルカウント問題
1.5.4. HSPICE Writerツールのフロー
1.5.5. HSPICEシミュレーションの実行
1.5.6. 出力シミュレーションの結果の解釈
1.5.7. 入力シミュレーションの結果の解釈
1.5.8. 表形式のシミュレーション結果の表示および解釈
1.5.9. グラフ形式のシミュレーション結果の表示
1.5.10. HSPICEシミュレーションに基づいたデザインの調整
1.5.11. I/O HSPICEシミュレーション・デッキのサンプル入力
1.5.12. I/O HSPICEシミュレーション・デッキのサンプル出力
1.5.13. 高度なトピック
1.5.12.1. Header Comment
1.5.12.2. Simulation Conditions
1.5.12.3. Simulation Options
1.5.12.4. Constant Definition
1.5.12.5. I/O Buffer Netlist
1.5.12.6. Drive Strength
1.5.12.7. スルーレートと遅延チェーン
1.5.12.8. I/O Buffer Instantiation
1.5.12.9. Board and Trace Termination (ボードおよびトレース終端)
1.5.12.10. Double-Counting Compensation Circuitry (ダブルカウント補正回路)
1.5.12.11. Simulation Analysis
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4.6. Cadence Allegro Design Entry CISソフトウェアを使用したFPGA-ボード間の統合
Cadence Allegro Design Entry CISソフトウェアは回路図キャプチャー・ツールです (OrCAD Capture CISに基づいたCadence 200シリーズのデザインフローの一部です)。Cadence Allegro Design Entry CISソフトウェアを使用して、すべてのタイプのPCBデザインに向けてフラット回路スケマティックを作成します。Cadence Allegro Design Entry CISソフトウェアは、デザインの再利用およびチームベースのデザインを容易にするために、階層回路図を作成することも可能です。Cadence Allegro Design Entry CISソフトウェアでは、 インテル® Quartus® Prime開発ソフトウェアが生成する .pin のみ使用するため、FPGAからボードのデザインフローは一方行となります。 インテル® Quartus® Prime開発ソフトウェアでは、信号とピンの割り当ての変更のみが可能であり、その変更はCadence Allegro Design Entry CISスケマティック・プロジェクトで更新されたシンボルとして反映されます。
図 22. Cadence Allegro Design Entry CISソフトウェアを使用したデザインフロー
注: ボード・レイアウト・ツールまたはCadence Allegro Design Entry CISシンボルで実行した配線およびピンの割り当ての変更は、 インテル® Quartus® Prime開発ソフトウェアにバックアノテートすることは不可能です。