インテル® Quartus® Primeプロ・エディション ユーザーガイド: PCBデザインツール

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ID 683768
日付 11/04/2020
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ドキュメント目次
ドキュメント目次 x
1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析 2. インテル® Quartus® Prime開発ソフトウェアを使用したプリント回路基板の回路図の確認 3. Mentor Graphics* PCBデザインツールのサポート 4. Cadenceボード・デザイン・ツールのサポート 5. インテルQuartus Primeプロ・エディション ユーザーガイド: PCBデザインツールのドキュメントのアーカイブ A. インテル® Quartus® Primeプロ・エディション ユーザーガイド
1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析 x
1.1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析 1.2. I/Oモデルの選択: IBISとHSPICE 1.3. FPGA-ボード間のシグナル・インテグリティー解析フロー 1.4. IBISモデルを使用したシミュレーション 1.5. HSPICEモデルを使用したシミュレーション 1.6. サードパーティー・ツールを使用したシグナル・インテグリティーの解析の改訂履歴
1.1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析 x
1.1.1. HSPICEモデルおよびIBISモデルを使用したシグナル・インテグリティーのシミュレーション
1.3. FPGA-ボード間のシグナル・インテグリティー解析フロー x
1.3.1. I/O割り当ておよびボードトレース・モデル割り当ての作成 1.3.2. 出力ファイルの生成 1.3.3. 出力ファイルのカスタマイズ 1.3.4. サードパーティー・ツールでのシミュレーションのセットアップと実行 1.3.5. シミュレーション結果の解釈
1.4. IBISモデルを使用したシミュレーション x
1.4.1. IBISモデルの要素 1.4.2. 正確なIBISモデルの作成 1.4.3. Mentor Graphics* HyperLynx*ソフトウェアを使用したデザインのシミュレーション 1.4.4. インテルIBISモデルを使用するためのLineSimのコンフィグレーション 1.4.5. LineSimシミュレーションへのインテルIBISモデルの統合 1.4.6. LineSimシミュレーションの実行と解釈
1.4.2. 正確なIBISモデルの作成 x
1.4.2.1. IBISモデルのダウンロード 1.4.2.2. IBIS Writerを使用したカスタムのIBISモデルの生成
1.5. HSPICEモデルを使用したシミュレーション x
1.5.1. サポートされているデバイスとシグナリング 1.5.2. HSPICEシミュレーション・キットへのアクセス 1.5.3. HSPICEシミュレーションにおけるダブルカウント問題 1.5.4. HSPICE Writerツールのフロー 1.5.5. HSPICEシミュレーションの実行 1.5.6. 出力シミュレーションの結果の解釈 1.5.7. 入力シミュレーションの結果の解釈 1.5.8. 表形式のシミュレーション結果の表示および解釈 1.5.9. グラフ形式のシミュレーション結果の表示 1.5.10. HSPICEシミュレーションに基づいたデザインの調整 1.5.11. I/O HSPICEシミュレーション・デッキのサンプル入力 1.5.12. I/O HSPICEシミュレーション・デッキのサンプル出力 1.5.13. 高度なトピック
1.5.3. HSPICEシミュレーションにおけるダブルカウント問題 x
1.5.3.1. ダブルカウント問題の定義 1.5.3.2. ダブルカウント問題への解決策
1.5.4. HSPICE Writerツールのフロー x
1.5.4.1. I/O割り当ての適用 1.5.4.2. HSPICE Writerのイネーブル 1.5.4.3. 割り当てを使用したHSPICE Writerのイネーブル 1.5.4.4. HSPICEファイルの命名規則 1.5.4.5. HSPICE Writerの起動 1.5.4.6. コマンドラインからのHSPICE Writerの起動 1.5.4.7. 自動生成されたHSPICEデッキのカスタマイズ
1.5.11. I/O HSPICEシミュレーション・デッキのサンプル入力 x
1.5.11.1. Header Comment 1.5.11.2. Simulation Conditions 1.5.11.3. Simulation Options 1.5.11.4. Constant Definition 1.5.11.5. Buffer Netlist 1.5.11.6. Drive Strength 1.5.11.7. I/O Buffer Instantiation 1.5.11.8. Board Trace and Termination 1.5.11.9. Stimulus Model 1.5.11.10. Simulation Analysis
1.5.12. I/O HSPICEシミュレーション・デッキのサンプル出力 x
1.5.12.1. Header Comment 1.5.12.2. Simulation Conditions 1.5.12.3. Simulation Options 1.5.12.4. Constant Definition 1.5.12.5. I/O Buffer Netlist 1.5.12.6. Drive Strength 1.5.12.7. スルーレートと遅延チェーン 1.5.12.8. I/O Buffer Instantiation 1.5.12.9. Board and Trace Termination (ボードおよびトレース終端) 1.5.12.10. Double-Counting Compensation Circuitry (ダブルカウント補正回路) 1.5.12.11. Simulation Analysis
1.5.13. 高度なトピック x
1.5.13.1. PVTシミュレーション 1.5.13.2. ホールドタイム解析 1.5.13.3. I/O電圧のばらつき 1.5.13.4. 相関レポート
2. インテル® Quartus® Prime開発ソフトウェアを使用したプリント回路基板の回路図の確認 x
2.1. インテル® Quartus® Prime開発ソフトウェアの設定の確認 2.2. Fitterレポートのデバイスピンアウト情報の確認 2.3. コンパイルエラーと警告メッセージの確認 2.4. インテル® Quartus® Prime開発ソフトウェアの追加機能の使用 2.5. インテル® Quartus® Prime開発ソフトウェアの追加ツールの使用 2.6. インテル® Quartus® Prime開発ソフトウェアを使用したプリント回路基板の回路図の確認の改訂履歴
2.1. インテル® Quartus® Prime開発ソフトウェアの設定の確認 x
2.1.1. Device and Pins Optionsダイアログボックスの設定
2.1.1. Device and Pins Optionsダイアログボックスの設定 x
2.1.1.1. コンフィグレーション設定 2.1.1.2. 未使用ピンの設定 2.1.1.3. 兼用ピンの設定 2.1.1.4. 電圧の設定 2.1.1.5. エラー検出CRCの設定
2.5. インテル® Quartus® Prime開発ソフトウェアの追加ツールの使用 x
2.5.1. Pin Planner
3. Mentor Graphics* PCBデザインツールのサポート x
3.1. DxDesignerとの統合 3.2. Mentor Graphics* PCBデザインツールのサポートの改訂履歴
3.1. DxDesignerとの統合 x
3.1.1. DxDesignerプロジェクトの設定 3.1.2. DxDesignerでの回路図シンボルの作成
4. Cadenceボード・デザイン・ツールのサポート x
4.1. Cadence PCBデザインツールのサポート 4.2. 製品の比較情報 4.3. FPGA-PCB間のデザインフロー 4.4. インテル® Quartus® Prime開発ソフトウェアのセットアップ 4.5. Cadence Allegro Design Entry HDLソフトウェアを使用したFPGAとボード間の統合 4.6. Cadence Allegro Design Entry CISソフトウェアを使用したFPGA-ボード間の統合 4.7. Cadenceボード・デザイン・ツールのサポートの改訂履歴
4.3. FPGA-PCB間のデザインフロー x
4.3.1. インテルFPGAデザインの統合
4.4. インテル® Quartus® Prime開発ソフトウェアのセットアップ x
4.4.1. .pinファイルの生成
4.5. Cadence Allegro Design Entry HDLソフトウェアを使用したFPGAとボード間の統合 x
4.5.1. シンボルの作成 4.5.2. Cadence Allegro Design Entry HDLソフトウェアを使用したシンボルのインスタンス化
4.5.1. シンボルの作成 x
4.5.1.1. Cadence Allegro PCB Librarian Part Developerツール
4.5.1.1. Cadence Allegro PCB Librarian Part Developerツール x
4.5.1.1.1. デザインフローにおけるCadence Allegro PCB Librarian Part Developerツール 4.5.1.1.2. Import and Exportウィザード 4.5.1.1.3. シンボルの編集と分割 4.5.1.1.4. FPGAシンボルの更新
4.6. Cadence Allegro Design Entry CISソフトウェアを使用したFPGA-ボード間の統合 x
4.6.1. Cadence Allegro Design Entry CISプロジェクトの作成 4.6.2. パートの生成 4.6.3. 回路図シンボルの生成 4.6.4. パートの分割 4.6.5. Design Entry CISスケマティックでのシンボルのインスタンス化 4.6.6. Cadence Allegro Design Entry CISソフトウェア向けインテル・ライブラリー
4.6.6. Cadence Allegro Design Entry CISソフトウェア向けインテル・ライブラリー x
4.6.6.1. Cadence Allegro Design Entry CISプロジェクトでのインテル提供のライブラリーの使用
1. サードパーティー・ツールを使用したシグナル・インテグリティーの解析
2. インテル® Quartus® Prime開発ソフトウェアを使用したプリント回路基板の回路図の確認
3. Mentor Graphics* PCBデザインツールのサポート
4. Cadenceボード・デザイン・ツールのサポート
5. インテルQuartus Primeプロ・エディション ユーザーガイド: PCBデザインツールのドキュメントのアーカイブ
A. インテル® Quartus® Primeプロ・エディション ユーザーガイド

1.4.3. Mentor Graphics* HyperLynx*ソフトウェアを使用したデザインのシミュレーション

インテルのWebサイトからダウンロードしたIBISモデル、または インテル® Quartus® Prime IBIS Writerで作成したIBISモデルは、タイミングおよびシグナル・インテグリティーを正確にモデル化するためにボードデザイン・シミュレーションに統合する必要があります。

Mentor Graphics* 社のHyperLynx*ソフトウェアは、最も一般的なデザイン・シミュレーション・ツールの1つです。HyperLynx*ソフトウェアを使用すると、IBISモデルをシミュレーションに簡単に統合できます。

HyperLynx*ソフトウェアは、LineSimとBoardSimの2つの製品で構成された高速デザイン用のPCB解析およびシミュレーション・ツールです。

LineSimは初期シミュレーション・ツールです。ボード・ルーティング実行前に、LineSimを使用して、ルーティング・ルールの作成およびボード・パラメーターの定義を支援する「what if」シナリオをシミュレートします。

BoardSimは、既存のボード・ルーティングを解析する目的で使用するポスト・レイアウト・ツールです。ボード・レイアウト・ファイルから1つまたは複数のネットを選択すると、BoardSimはそれらのネットをLineSimと同じ要領でシミュレートします。ボードおよびルーティングのパラメーター、および周囲の信号配線は既知であるため、最終的に製造されるPCBの非常に正確なシミュレーションが可能です。

この項では、LineSimに焦点を当てて説明します。シミュレーションの作成と実行のプロセスはLineSimとBoardSimの両方で非常に似ているため、LineSimでのIBISモデル使用の詳細はBoardSimのシミュレーションにも適用されます。

I/Oバッファー、ルート・トレース・セグメント、および終端コンポーネント間の接続とトポロジーを作成するために、スケマティックGUIを使用して、LineSimでのシミュレーションをコンフィグレーションします。LineSimは、ルーティング回路図を作成するために、セルベースとフリーフォームの2つの方法を提供します。セルベースの回路図は、バッファー、トレース・インピーダンス、およびコンポーネントの典型的な配置からなる固定セルに基づいています。グリッドベースのセルの一部は、トポロジーを作成するために最適のオブジェクトで埋められています。セルベースの回路図のトポロジーは、セル内およびセル間で使用可能な接続によって制限されます。

シミュレーション用の回路図を作成するための、より堅牢で拡張可能な方法は、LineSimでフリーフォーム回路図形式を使用することです。フリーフォーム形式の回路図形式では、パーツを任意のコンフィグレーションに配置し、必要に応じてパーツを容易に編集することができます。この項では、フリーフォーム形式の回路図でのIBISモデルの使用について説明しますが、手順はセルベースの回路図とほぼ同じです。

図 3. HyperLynx LineSim Free-Form Schematic Editor

HyperLynx*ソフトウェアを使用してシミュレーションを実行する場合、一般的には次の手順を実行します。

  1. 新しいLineSimフリーフォーム回路図ドキュメントを作成し、Stackup Editorを使用してPCB用のボード・スタックアップを設定します。このエディターで、レイヤーの厚さ、誘電率、トレース幅といったボードの層のプロパティーを指定します。
  2. シミュレートするネットに向けて回路図を作成します。回路図は、ソースおよびデスティネーションI/Oバッファー、終端コンポーネント、伝送経路セグメント、およびビアまたはコネクターなどのインピーダンス不連続部の表現を含む、ルーティングされたネットのすべての部分を表します。
  3. 実行中の動作を表現するために、IBISモデルをソースおよびデスティネーションI/Oバッファーに割り当てます。
  4. LineSimに組み込まれているデジタル・オシロスコープのプローブを、シミュレーション中に監視したい回路の位置に接続します。一般的には、少なくとも1つのプローブがデスティネーションI/Oバッファーのピンに接続されます。差動信号の場合は、差動プローブを接続先の正と負の両方のピンに接続することができます。
  5. シミュレーションをコンフィグレーションして実行します。立ち上がりエッジまたは立ち下がりエッジをシミュレートし、異なるドライブ強度の条件下で回路をテストすることができます。
  6. 結果を解釈して調整を加えます。デジタル・オシロスコープでキャプチャーした波形を基にして回路図の任意の箇所を調整することで、オーバーシュートやリンギングなどのシグナル・インテグリティーの問題を修正することができます。必要に応じて、I/O割り当ては インテル® Quartus® Prime開発ソフトウェアで変更可能です。IBIS WriterでIBISモデルを再生成し、更新したIBISモデルをHyperLynx*ソフトウェア・スケマティックのバッファーに適用します。
  7. 満足のいく結果となるまで、シミュレーションと回路の調整を繰り返します。
  8. ネットの動作がデザイン要件を満たしているのであれば、 インテル® Quartus® Prime開発ソフトウェアでI/O割り当てに変更を適用します。またオプションで、シミュレーションに適合するように、ボード・ルーティングの制約、コンポーネントの値、および配置を調整することも可能です。
回路図の作成、シミュレーションのセットアップ、モデルの使用、製品のサポート、ライセンス、およびトレーニングを含むHyperLynx*ソフトウェアについての詳細は、 Mentor Graphics* 社のWebページを参照してください。
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レベル 2 の表題