インテルのみ表示可能 — GUID: mwh1410471156392
Ixiasoft
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4.1. Cadence PCBデザインツールのサポート
インテル® Quartus® Prime開発ソフトウェアは、Cadence Allegro Design Entry HDLソフトウェアおよび (OrCAD Capture CISとしても知られる) Cadence Allegro Design Entryコンポーネント・インフォメーション・システム (CIS) ソフトウェアと通信することで、FPGA-ボード間の完全な統合デザイン・ワークフローを提供します。この情報は、FPGAがまだデザイン段階にある間にFPGAボードの統合プロセスを開始したいボード・デザイン・エンジニアおよびレイアウト・エンジニアにとって役立ちます。新しいライブラリー・パーツおよびシンボルの作成に インテル® Quartus® Prime開発ソフトウェアの出力を使用する方法を学習することは、パート・ライブラリー管理者にとってもメリットとなります。
今日の大規模でピン数の多い高速FPGAデバイスにおいて、システムの正しい動作を保証するには、正確なPCBデザインが不可欠です。PCBデザインは、FPGAのデザインとプログラミングと同時に行われます。FPGAおよびASICデザイン者は、最初に信号とピンの割り当てを行い、ボードデザイン者はこれらの割り当てをシステム回路図とボードレイアウトのシンボルに正しく転送する必要があります。ボードデザインの進行に合わせて、レイアウトを最適化するために、再度ピンを割り当てることが必要となります。ピンの割り当てが更新されていることをFPGA開発者に伝え、新しい割り当てが更新された配置配線でFPGAを介して処理されていることを確実にする必要があります。
実行には、次のソフトウェアが必要です。
- バージョン15.1以降の インテル® Quartus® Prime開発ソフトウェア
- Cadence Allegro Design Entry HDLソフトウェアまたはバージョン15.2以降のCadence Allegro Design Entry CISソフトウェア
- バージョン10.3以降のoptional CISオプションバージョンを備えたOrCAD Captureソフトウェア (オプション)