インテルのみ表示可能 — GUID: mwh1410471174166
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1.5.1. サポートされているデバイスとシグナリング
1.5.2. HSPICEシミュレーション・キットへのアクセス
1.5.3. HSPICEシミュレーションにおけるダブルカウント問題
1.5.4. HSPICE Writerツールのフロー
1.5.5. HSPICEシミュレーションの実行
1.5.6. 出力シミュレーションの結果の解釈
1.5.7. 入力シミュレーションの結果の解釈
1.5.8. 表形式のシミュレーション結果の表示および解釈
1.5.9. グラフ形式のシミュレーション結果の表示
1.5.10. HSPICEシミュレーションに基づいたデザインの調整
1.5.11. I/O HSPICEシミュレーション・デッキのサンプル入力
1.5.12. I/O HSPICEシミュレーション・デッキのサンプル出力
1.5.13. 高度なトピック
1.5.12.1. Header Comment
1.5.12.2. Simulation Conditions
1.5.12.3. Simulation Options
1.5.12.4. Constant Definition
1.5.12.5. I/O Buffer Netlist
1.5.12.6. Drive Strength
1.5.12.7. スルーレートと遅延チェーン
1.5.12.8. I/O Buffer Instantiation
1.5.12.9. Board and Trace Termination (ボードおよびトレース終端)
1.5.12.10. Double-Counting Compensation Circuitry (ダブルカウント補正回路)
1.5.12.11. Simulation Analysis
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4.7. Cadenceボード・デザイン・ツールのサポートの改訂履歴
日付 | インテル® Quartus® Primeバージョン | 変更内容 |
---|---|---|
2020.11.04 | 18.1 |
|
2019.07.15 | 18.1 |
|
2018.09.24 | 18.1 |
|
2018.05.07 | 18.0 |
|
2016.10.31 | 16.1 |
|
2015.11.02 | 15.1 |
|
2014年6月 | 14.0 | DITA形式に変換しました。 |
2012年6月 | 12.0 | サーベイリンクを削除しました。 |
2011年11月 | 10.0 | テンプレートを更新しました。 |
2010年12月 | 10.0 | テンプレートを更新しました。 |
2010年7月 | 10.0 |
|
2009年11月 | 9.1 |
|
2009年3月 | 9.0 |
|
2008年11月 | 8.1 | ページサイズを8-1/2 x 11に変更しました。 |
2008年5月 | 8.0 | リファレンスを更新しました。 |