インテル® Agilex™ SoC FPGAブート・ユーザーガイド

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ID 683389
日付 11/10/2021
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. FPGA Configuration Firstモード 3. HPS Boot Firstモード 4. コンフィグレーション・ファイルの作成 5. ゴールデン・システム・リファレンス・デザインとデザイン例 6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション 7. インテルAgilex SoC FPGAのブートフローのデバッグ A. インテル® Agilex™ SoC FPGAブート・ユーザーガイドの改訂履歴
1. 概要 x
1.1. 用語集 1.2. インテルAgilex SoC FPGAブートの概要
2. FPGA Configuration Firstモード x
2.1. FPGA Configuration Firstモードのブートフローの概要 2.2. FPGA Configuration Firstモードのシステムレイアウト
2.1. FPGA Configuration Firstモードのブートフローの概要 x
2.1.1. パワーオンリセット (POR) 2.1.2. Secure Device Manager 2.1.3. 第1ステージ・ブートローダー 2.1.4. 第2ステージ・ブートローダー 2.1.5. オペレーティング・システム 2.1.63.1.6. アプリケーション2.1.63.1.6. アプリケーション
2.2. FPGA Configuration Firstモードのシステムレイアウト x
2.2.1. 外部コンフィグレーション・ホストのみ 2.2.2. HPSフラッシュを備えた外部コンフィグレーション・ホスト 2.2.3. 単一のSDMフラッシュ 2.2.4. FPGA Configuration Firstのデュアル・フラッシュ・システム
3. HPS Boot Firstモード x
3.1. ブートフローの概要 3.2. HPS Boot Firstモードのシステムレイアウト
3.1. ブートフローの概要 x
3.1.1. パワーオンリセット (POR) 3.1.2. Secure Device Manager 3.1.3. 第1ステージ・ブートローダー 3.1.4. 第2ステージ・ブートローダー 3.1.5. オペレーティング・システム 2.1.63.1.6. アプリケーション2.1.63.1.6. アプリケーション
3.2. HPS Boot Firstモードのシステムレイアウト x
3.2.1. 外部コンフィグレーション・ホストのみ 3.2.2. HPSフラッシュを備えた外部コンフィグレーション・ホスト 3.2.3. 単一のSDMフラッシュ 3.2.4. HPS Boot Firstのデュアル・フラッシュ・システム
4. コンフィグレーション・ファイルの作成 x
4.1. 概要 4.2. インテル® Quartus® Primeハードウェア・プロジェクトのコンパイル 4.3. ブートローダーのソフトウェア・コンパイル 4.4. Programming File Generator 4.5. JTAGを介したコンフィグレーション 4.6. QSPIからのコンフィグレーション 4.7. AVSTを介したコンフィグレーション 4.8. Configuration via Protocol 4.9. リモート・システム・アップデート
4.2. インテル® Quartus® Primeハードウェア・プロジェクトのコンパイル x
4.2.1. Device and Pin Options 4.2.2. Platform Designerオプション
4.6. QSPIからのコンフィグレーション x
4.6.1. サポートされているQSPIデバイス 4.6.2. FPGA先行のコンフィグレーション 4.6.3. HPS先行のブート
4.6.2. FPGA先行のコンフィグレーション x
4.6.2.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.6.2.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.6.3. HPS先行のブート x
4.6.3.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.6.3.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.7. AVSTを介したコンフィグレーション x
4.7.1. FPGA先行のコンフィグレーション 4.7.2. HPS先行のブート
4.7.1. FPGA先行のコンフィグレーション x
4.7.1.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.7.1.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.7.2. HPS先行のブート x
4.7.2.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.7.2.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.8. Configuration via Protocol x
4.8.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.8.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
5. ゴールデン・システム・リファレンス・デザインとデザイン例 x
5.1. ゴールデン・システム・リファレンス・デザイン 5.2. ブートローダーの例 5.3. 追加のデザイン例
6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション x
6.1. U-BootからのFPGAファブリックのコンフィグレーション 6.2. LinuxからのFPGAファブリックのコンフィグレーション
7. インテルAgilex SoC FPGAのブートフローのデバッグ x
7.1. リセット 7.2. Arm* DS* Intel® SoC FPGA Editionを使用したHPSブートローダーのデバッグ 7.3. その他のデバッグに関する考慮事項
7.1. リセット x
7.1.1. HPSリセットピン 7.1.2. L4 Watchdog Timer 0
1. 概要
2. FPGA Configuration Firstモード
3. HPS Boot Firstモード
4. コンフィグレーション・ファイルの作成
5. ゴールデン・システム・リファレンス・デザインとデザイン例
6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション
7. インテルAgilex SoC FPGAのブートフローのデバッグ
A. インテル® Agilex™ SoC FPGAブート・ユーザーガイドの改訂履歴

2.1. FPGA Configuration Firstモードのブートフローの概要

インテルAgilex SoCデバイスをプログラミングして、最初にFPGAをコンフィグレーションしてから、HPSをブートできます。使用可能なコンフィグレーション・データソースは、このモードで最初にFPGAコアとペリフェラルをコンフィグレーションします。完了後、オプションでHPSをブートできます。HPSに割り当てられたI/Oを含むすべてのI/Oがコンフィグレーションされ、トライステートから抜け出します。HPSがブートされていない場合、
  • HPSはリセット状態に保たれます。
  • HPS専用のI/Oはリセット状態に保たれます。
  • HPSに割り当てられたI/Oは、HPSからのリセット値で駆動されます。
HPSがブートする前にFPGAがコンフィグレーションされている場合、ブートフローは以下の図の例のようになります。フローには、パワーオンリセット (TPOR) からブート完了 (TBoot_Complete) までの時間が含まれます。
図 1. 一般的なFPGA Configuration Firstのブートフロー
表 2.  FPGA Configuration Firstのステージこの表に続く項では、各ステージについて詳しく説明します。
時間 ブートステージ デバイスの状態
TPORからT1 POR パワーオンリセット
T1からT2 Secure Device Manager (SDM)- Boot ROM
  1. SDMは MSEL ピンをサンプリングして、コンフィグレーション・スキームとブートソースを特定します。
  2. SDMは、eFuse値に基づいてデバイスのセキュリティー・レベルを確立します。
  3. SDMは、ブートソースからコンフィグレーション・ファームウェア (ビットストリームの最初の部分) を読み出すことにより、デバイスを初期化します。
  4. SDMは、コンフィグレーション・ファームウェアを認証および復号化します (このプロセスは、コンフィグレーション全体で必要に応じて行われます)。
  5. SDMはコンフィグレーション・ファームウェアの実行を開始します。
T2からT3 SDM-コンフィグレーション・ファームウェア
  1. SDM I/Oがイネーブルになります。
  2. SDMは、FPGA I/Oとコア (完全コンフィグレーション) をコンフィグレーションし、コンフィグレーションされた残りのSDM I/Oをイネーブルします。
  3. SDMは、FSBLをビットストリームからHPSオンチップRAMにロードします。
  4. SDMは、HPS SDRAM I/Oをイネーブルし、オプションでHPSデバッグをイネーブルします。
  5. FPGAはユーザーモードに入ります。
  6. HPSはリセットから解放されます。CPU1-CPU3は割り込み待機 (WFI) ステートです。
T3からT4 第1ステージ・ブートローダー (FSBL)
  1. HPSは、FPGAがユーザーモードに入っていることを確認します。
  2. FSBLは、SDRAMを含むHPSを初期化します。
  3. HPSは、SSBLをSDRAMにロードします。
  4. HPSペリフェラルI/Oピン・マルチプレクサーとバッファーがコンフィグレーションされています。クロック、リセット、およびブリッジもコンフィグレーションされます。
  5. HPS I/Oペリフェラルが使用可能です。
T4からT5 第2ステージ・ブートローダー (SSBL)
  1. HPSブートストラップが完了します。
  2. OSがSDRAMにロードされます。
T5からTBoot_Complete オペレーティング・システム (OS) OSブートとアプリケーションには、ランタイム起動がスケジュールされています。

セクションの内容
パワーオンリセット (POR)
Secure Device Manager
第1ステージ・ブートローダー
第2ステージ・ブートローダー
オペレーティング・システム
アプリケーション

関連情報
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