インテル® Agilex™ SoC FPGAブート・ユーザーガイド

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ID 683389
日付 11/10/2021
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. FPGA Configuration Firstモード 3. HPS Boot Firstモード 4. コンフィグレーション・ファイルの作成 5. ゴールデン・システム・リファレンス・デザインとデザイン例 6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション 7. インテルAgilex SoC FPGAのブートフローのデバッグ A. インテル® Agilex™ SoC FPGAブート・ユーザーガイドの改訂履歴
1. 概要 x
1.1. 用語集 1.2. インテルAgilex SoC FPGAブートの概要
2. FPGA Configuration Firstモード x
2.1. FPGA Configuration Firstモードのブートフローの概要 2.2. FPGA Configuration Firstモードのシステムレイアウト
2.1. FPGA Configuration Firstモードのブートフローの概要 x
2.1.1. パワーオンリセット (POR) 2.1.2. Secure Device Manager 2.1.3. 第1ステージ・ブートローダー 2.1.4. 第2ステージ・ブートローダー 2.1.5. オペレーティング・システム 2.1.63.1.6. アプリケーション2.1.63.1.6. アプリケーション
2.2. FPGA Configuration Firstモードのシステムレイアウト x
2.2.1. 外部コンフィグレーション・ホストのみ 2.2.2. HPSフラッシュを備えた外部コンフィグレーション・ホスト 2.2.3. 単一のSDMフラッシュ 2.2.4. FPGA Configuration Firstのデュアル・フラッシュ・システム
3. HPS Boot Firstモード x
3.1. ブートフローの概要 3.2. HPS Boot Firstモードのシステムレイアウト
3.1. ブートフローの概要 x
3.1.1. パワーオンリセット (POR) 3.1.2. Secure Device Manager 3.1.3. 第1ステージ・ブートローダー 3.1.4. 第2ステージ・ブートローダー 3.1.5. オペレーティング・システム 2.1.63.1.6. アプリケーション2.1.63.1.6. アプリケーション
3.2. HPS Boot Firstモードのシステムレイアウト x
3.2.1. 外部コンフィグレーション・ホストのみ 3.2.2. HPSフラッシュを備えた外部コンフィグレーション・ホスト 3.2.3. 単一のSDMフラッシュ 3.2.4. HPS Boot Firstのデュアル・フラッシュ・システム
4. コンフィグレーション・ファイルの作成 x
4.1. 概要 4.2. インテル® Quartus® Primeハードウェア・プロジェクトのコンパイル 4.3. ブートローダーのソフトウェア・コンパイル 4.4. Programming File Generator 4.5. JTAGを介したコンフィグレーション 4.6. QSPIからのコンフィグレーション 4.7. AVSTを介したコンフィグレーション 4.8. Configuration via Protocol 4.9. リモート・システム・アップデート
4.2. インテル® Quartus® Primeハードウェア・プロジェクトのコンパイル x
4.2.1. Device and Pin Options 4.2.2. Platform Designerオプション
4.6. QSPIからのコンフィグレーション x
4.6.1. サポートされているQSPIデバイス 4.6.2. FPGA先行のコンフィグレーション 4.6.3. HPS先行のブート
4.6.2. FPGA先行のコンフィグレーション x
4.6.2.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.6.2.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.6.3. HPS先行のブート x
4.6.3.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.6.3.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.7. AVSTを介したコンフィグレーション x
4.7.1. FPGA先行のコンフィグレーション 4.7.2. HPS先行のブート
4.7.1. FPGA先行のコンフィグレーション x
4.7.1.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.7.1.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.7.2. HPS先行のブート x
4.7.2.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.7.2.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.8. Configuration via Protocol x
4.8.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.8.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
5. ゴールデン・システム・リファレンス・デザインとデザイン例 x
5.1. ゴールデン・システム・リファレンス・デザイン 5.2. ブートローダーの例 5.3. 追加のデザイン例
6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション x
6.1. U-BootからのFPGAファブリックのコンフィグレーション 6.2. LinuxからのFPGAファブリックのコンフィグレーション
7. インテルAgilex SoC FPGAのブートフローのデバッグ x
7.1. リセット 7.2. Arm* DS* Intel® SoC FPGA Editionを使用したHPSブートローダーのデバッグ 7.3. その他のデバッグに関する考慮事項
7.1. リセット x
7.1.1. HPSリセットピン 7.1.2. L4 Watchdog Timer 0
1. 概要
2. FPGA Configuration Firstモード
3. HPS Boot Firstモード
4. コンフィグレーション・ファイルの作成
5. ゴールデン・システム・リファレンス・デザインとデザイン例
6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション
7. インテルAgilex SoC FPGAのブートフローのデバッグ
A. インテル® Agilex™ SoC FPGAブート・ユーザーガイドの改訂履歴

7.1. リセット

表 20.  ブートとコンフィグレーションにおけるリセットの影響
リセットタイプ 開始点 説明
Power-on Reset 外部イベント
  • HPSとFPGA全体がリセットされます。
  • デバイスがPORから解放されると、SDMは初期化を開始します。PORは、初期化を開始できる唯一の方法です。
  • PORは、不正なイベントから回復する唯一の方法です。
nCONFIG Reset nCONFIG ピン SoCデバイス全体のリセット入力。HPSをコールドリセットしてFPGAをリコンフィグレーションします。
Cold Reset
  • SDM
  • HPS_COLD_nRESET ピン
  • Watchdog Timeout Event (SDM呼び出し)
  • HPS I/O、Clock Manager、Reset Manager、およびTAPコントローラーを除く、すべてのHPSがリセットされます。
  • HPSコールドリセットは、FPGAコアおよびFPGA I/Oには影響を与えません (デバイスはリコンフィグレーションされません)。
  • SDMは、FSBLをオンチップRAMにリロードします。
  • HPS_COLD_nRESET ピンがアサートされると、SDMはリセットシーケンスを開始します。
Cold and Trigger Remote Update Reset Watchdog Timeout Event (SDM呼び出し)
  • SDMは、コールドリセットをアサートまたはデアサートするようにリセット・マネージャーに要求します。
  • HPS_COLD_nRESETピンがアサートされると、SDMはリセットシーケンスを開始します。
  • SDMは、FSBLを次のビットストリームまたはファクトリー・ビットストリームからオンチップRAMにロードします。
  • FPGAは最初に消去され、その後、次のビットストリームまたはファクトリー・ビットストリームからのイメージがロードされます。ファクトリー・イメージは常に存在している必要があります。
Warm Reset
  • FSBLまたはEL3レジスター3 ソフトウェアを介してウォームリセット要求を行うソフトウェアは、RMR_EL3レジスターに書き込み、CPUへのウォームリセットをトリガーします。ウォームリセット後もデバッグツールを使用できます。これは、デバッグモジュールがリセットされないためです。SDMは、ウォームリセット時にFSBLをリロードしません。FSBLが再エントリーをサポートできること、またはシステムのブートに必要なFSBLまたは最小値がオンチップRAMに含まれていることを確認する必要があります。
  • Watchdog Timeout Event (SDM呼び出し)
  • RMR_EL3レジスターに書き込む前に、CPU0は他のCPUがWFIモードになっていることを確認する必要があります。RMR_EL3レジスターが書き込まれた直後に、WFI命令を実行する必要があります。
  • デバッグ、MPUデバッグ、およびSystem Managerのブート・スクラッチ・レジスターを除くすべてのHPSがリセットされます。
  • ウォームリセットは、FSBLをHPSにリロードしません。FSBLは、ウォームリセット中もオンチップRAMに残ります。
  • HPSのウォームリセットは、FPGAコアとI/Oには影響を与えません (デバイスはリコンフィグレーションされません)。
  • 単一のコンフィグレーションとブートソースの場合、ウォームリセットはフラッシュ制御をHPSからSDMに戻します。
Software Reset Reset Managerへのソフトウェア書き込み
  • CPUのソフトウェア・リセットはSDM機能には影響を与えません。
Watchdog Reset ユーザー構成可能なウォッチドッグ・タイマー・レジスターからのタイムアウト
  • 各CPUには専用のウォッチドッグ・タイマーがあります。
  • L4 Watchdog Timer 0は、HPSの初期化中にコンフィグレーションされます。
  • インテル® Quartus® Prime プロ・エディションを使用して、HPSコールド、HPSウォーム、またはHPSコールド用のウォッチドッグ・リセットをコンフィグレーションし、リモート・アップデート・リセットをトリガーします。各リセットタイプの詳細については、この表の他のエントリーを参照してください。
Debug Reset JTAG SRST ピン
  • リセットを制御するには、HPS_COLD_nRESET ピンをJTAG SRST ピンに接続する必要があります。
  • デバッグリセットがコールドリセットを開始します。
JTAG Reset JTAG SRST ピン
  • JTAGは、MSEL[2:0] 設定に関係なくデバイス全体をリセットし、新しいコンフィグレーションのリロード、またはJTAGを介したテストを行うことができます。

デバイスがセキュアモードでリセットされると、すべてのシステムウォームおよびウォッチドッグ・リセットはPORリセットとして扱われます。HPSがリセットから解放されると、すべてのCPUがFSBLの実行を開始します。FSBLでは、CPU 1から3が割り込み待機 (WFI) モードであることを保証します。


セクションの内容
HPSリセットピン
L4 Watchdog Timer 0

3 Cortex*-A53には、EL3からEL0までの4つのレベルの例外があります。EL3が最高の権限であり、EL0が最も低い権限です。
レベル 2 の表題