インテル® Agilex™ SoC FPGAブート・ユーザーガイド

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ID 683389
日付 11/10/2021
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. FPGA Configuration Firstモード 3. HPS Boot Firstモード 4. コンフィグレーション・ファイルの作成 5. ゴールデン・システム・リファレンス・デザインとデザイン例 6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション 7. インテルAgilex SoC FPGAのブートフローのデバッグ A. インテル® Agilex™ SoC FPGAブート・ユーザーガイドの改訂履歴
1. 概要 x
1.1. 用語集 1.2. インテルAgilex SoC FPGAブートの概要
2. FPGA Configuration Firstモード x
2.1. FPGA Configuration Firstモードのブートフローの概要 2.2. FPGA Configuration Firstモードのシステムレイアウト
2.1. FPGA Configuration Firstモードのブートフローの概要 x
2.1.1. パワーオンリセット (POR) 2.1.2. Secure Device Manager 2.1.3. 第1ステージ・ブートローダー 2.1.4. 第2ステージ・ブートローダー 2.1.5. オペレーティング・システム 2.1.63.1.6. アプリケーション2.1.63.1.6. アプリケーション
2.2. FPGA Configuration Firstモードのシステムレイアウト x
2.2.1. 外部コンフィグレーション・ホストのみ 2.2.2. HPSフラッシュを備えた外部コンフィグレーション・ホスト 2.2.3. 単一のSDMフラッシュ 2.2.4. FPGA Configuration Firstのデュアル・フラッシュ・システム
3. HPS Boot Firstモード x
3.1. ブートフローの概要 3.2. HPS Boot Firstモードのシステムレイアウト
3.1. ブートフローの概要 x
3.1.1. パワーオンリセット (POR) 3.1.2. Secure Device Manager 3.1.3. 第1ステージ・ブートローダー 3.1.4. 第2ステージ・ブートローダー 3.1.5. オペレーティング・システム 2.1.63.1.6. アプリケーション2.1.63.1.6. アプリケーション
3.2. HPS Boot Firstモードのシステムレイアウト x
3.2.1. 外部コンフィグレーション・ホストのみ 3.2.2. HPSフラッシュを備えた外部コンフィグレーション・ホスト 3.2.3. 単一のSDMフラッシュ 3.2.4. HPS Boot Firstのデュアル・フラッシュ・システム
4. コンフィグレーション・ファイルの作成 x
4.1. 概要 4.2. インテル® Quartus® Primeハードウェア・プロジェクトのコンパイル 4.3. ブートローダーのソフトウェア・コンパイル 4.4. Programming File Generator 4.5. JTAGを介したコンフィグレーション 4.6. QSPIからのコンフィグレーション 4.7. AVSTを介したコンフィグレーション 4.8. Configuration via Protocol 4.9. リモート・システム・アップデート
4.2. インテル® Quartus® Primeハードウェア・プロジェクトのコンパイル x
4.2.1. Device and Pin Options 4.2.2. Platform Designerオプション
4.6. QSPIからのコンフィグレーション x
4.6.1. サポートされているQSPIデバイス 4.6.2. FPGA先行のコンフィグレーション 4.6.3. HPS先行のブート
4.6.2. FPGA先行のコンフィグレーション x
4.6.2.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.6.2.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.6.3. HPS先行のブート x
4.6.3.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.6.3.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.7. AVSTを介したコンフィグレーション x
4.7.1. FPGA先行のコンフィグレーション 4.7.2. HPS先行のブート
4.7.1. FPGA先行のコンフィグレーション x
4.7.1.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.7.1.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.7.2. HPS先行のブート x
4.7.2.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.7.2.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
4.8. Configuration via Protocol x
4.8.1. コマンドラインからのコンフィグレーション・ファイルの作成 4.8.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成
5. ゴールデン・システム・リファレンス・デザインとデザイン例 x
5.1. ゴールデン・システム・リファレンス・デザイン 5.2. ブートローダーの例 5.3. 追加のデザイン例
6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション x
6.1. U-BootからのFPGAファブリックのコンフィグレーション 6.2. LinuxからのFPGAファブリックのコンフィグレーション
7. インテルAgilex SoC FPGAのブートフローのデバッグ x
7.1. リセット 7.2. Arm* DS* Intel® SoC FPGA Editionを使用したHPSブートローダーのデバッグ 7.3. その他のデバッグに関する考慮事項
7.1. リセット x
7.1.1. HPSリセットピン 7.1.2. L4 Watchdog Timer 0
1. 概要
2. FPGA Configuration Firstモード
3. HPS Boot Firstモード
4. コンフィグレーション・ファイルの作成
5. ゴールデン・システム・リファレンス・デザインとデザイン例
6. HPSソフトウェアからのFPGAファブリックのコンフィグレーション
7. インテルAgilex SoC FPGAのブートフローのデバッグ
A. インテル® Agilex™ SoC FPGAブート・ユーザーガイドの改訂履歴

4.6.3.2. グラフィカル・インターフェイスを使用したコンフィグレーション・ファイルの作成

次の例では、GUIモードでProgramming File Generatorを使用して、HPS先行のブートモード用のQSPIコンフィグレーション・ファイルを作成します。

  1. qpfgw コマンドを実行して、GUIモードでProgramming File Generatorを起動します。
  2. Device FamilyにIntel Agilexを選択します。
  3. Configuration modeにActive Serial x4を選択します。
  4. Output Filesタブで、
    1. 出力ファイルのNameを「design」に変更します。
    2. Raw Binary File for HPS Core Configuration (.rbf) オプションをチェックします – その他はグレー表示されます。
    3. JTAG Indirect Configuration File for Periphery Configuration (.jic) サブオプションをチェックします。
    4. オプションで、Memory Map File (.map) サブオプションをチェックします。
    5. オプションで、Raw Programming Data (.rpd) サブオプションをチェックします。
    6. (上記でチェックした場合) Raw Programming Data (.rpd) サブオプションをクリックし、Editボタンをクリックして、Bit swapオプションを選択して「オン」にします。これにより、ファイルは、U-Bootなどのサードパーティー製のツールで使用可能な自然なバイト形式を使用できるようになります。
    インテル® Quartus® Prime Programming File Generatorウィンドウの表示は、次のとおりです。
    図 18.  インテル® Quartus® Prime Programming File Generator Pro Editionウィンドウ: Output Files
  5. Input Filesタブにクリックして切り替えます。Input Filesタブで、次の手順を実行します。
    1. Add Bitstreamボタンをクリックし、SOFファイルを参照して、Openをクリックします。
    2. 新しく追加した design.sof ファイルをクリックし、Propertiesをクリックします。HPS settings > Bootloaderセクションで、“..”参照ボタンをクリックし、HPS FSBL hexファイルの位置に移動して選択したら、Openをクリックします。
    インテル® Quartus® Prime Programming File Generatorウィンドウの表示は、次のとおりです。
    図 19.  インテル® Quartus® Prime Programming File Generator Pro Editionウィンドウ: Input Files
  6. Configuration Deviceタブにクリックして切り替えます。Configuration Deviceタブで、次の手順を実行します。
    1. Add deviceをクリックし、目的のフラッシュデバイス (この例ではMT25QU128) を選択して、OKをクリックします。
    2. 新しく追加したデバイスをクリックしてから、Add Partitionをクリックします。パーティション・ウィンドウで、Nameを「P1」のままにし、Input fileに「Bitstream_1 (design.sof)」を選択し、Pageを「0」、Address Modeを「Auto」のままにして、OKをクリックします。
    3. Flash Loaderで、Select.. ボタンをクリックし、Device FamilyでIntel Agilexを選択して、Device NameでAGFB014R24AR0を選択します。OKをクリックします。
    インテル® Quartus® Prime Programming File Generatorウィンドウの表示は、次のとおりです。
    図 20.  インテル® Quartus® Prime Programming File Generator Pro Editionウィンドウ: Configuration Device
  7. Generateボタンをクリックします。ファイルが生成されると、確認メッセージが受信されます。
  8. 必要に応じて、File > SaveまたはFile > Save Asに移動して、コンフィグレーションを .pfg ファイルに保存します。「quartus_pfg -c <filename.pfg>」のようなツールのコマンドライン・バージョンを実行して同じオプションを適用することにより、出力を再度生成できます。
レベル 2 の表題