AN 822: インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン

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ID 683340
日付 4/10/2020
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ドキュメント目次
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1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン x
1.1. 移行に関する考慮事項 1.2. ソフトウェア移行ガイドライン 1.3. 仕様の比較 1.4. データのセットアップとホールドにおけるタイミングスラックの評価 1.5. Arria® V、 Cyclone® V、 Stratix® VデバイスにおけるEPCQからEPCQ-Aへの移行方法 1.6. Cyclone® Vから Cyclone® V QSデバイスへの移行に関するリファレンス・マニュアル 1.7. AN 822: インテルFPGAコンフィグレーション・デバイスの移行ガイドライン改訂履歴
1.2. ソフトウェア移行ガイドライン x
1.2.1. IPコアの互換性 1.2.2. プログラミング・ファイルの互換性 1.2.3. IPコアおよびプログラミング・ファイルの移行ガイドライン 1.2.4. EPCQ-Aデバイスに向けたソフトウェア・サポート
1.2.3. IPコアおよびプログラミング・ファイルの移行ガイドライン x
1.2.3.1. IPコアの再生成に関するガイドライン 1.2.3.2. プログラミング・ファイルの再生成に関するガイドライン
1.3. 仕様の比較 x
1.3.1. 動作条件 1.3.2. タイミング仕様 1.3.3. 操作コード 1.3.4. ピン情報 1.3.5. パッケージ寸法 1.3.6. ステータスレジスター
1.3.2. タイミング仕様 x
1.3.2.1. 読み出し動作のタイミング 1.3.2.2. 書き込み動作のタイミング
1.3.4. ピン情報 x
1.3.4.1. 8ピンSOICデバイスのピン情報 1.3.4.2. 16ピンSOICデバイスのピン情報
1.3.5. パッケージ寸法 x
1.3.5.1. 8ピンSOICデバイスのパッケージ寸法 1.3.5.2. 16ピンSOICデバイスのパッケージ寸法
1.3.6. ステータスレジスター x
1.3.6.1. セクター保護
1.5. Arria® V、 Cyclone® V、 Stratix® VデバイスにおけるEPCQからEPCQ-Aへの移行方法 x
1.5.1. アクティブシリアル (AS) コンフィグレーション・スキームに向けたボード・デザイン・ガイドライン
1.5.1. アクティブシリアル (AS) コンフィグレーション・スキームに向けたボード・デザイン・ガイドライン x
1.5.1.1. IBISシミュレーション例 1.5.1.2. DCLKでのRCネットワーク追加例 1.5.1.3. DCLKにおけるバッファーの追加例 1.5.1.4. 100 MHzの動作でのDCLK信号のシミュレーション 1.5.1.5. 100-MHzで動作するDCLKに向けたトレース伝播遅延に関する推奨事項
1.5.1.2. DCLKでのRCネットワーク追加例 x
1.5.1.2.1. DCLKリンクのシミュレーション例 1.5.1.2.2. DATAリンクのシミュレーション例 1.5.1.2.3. シミュレーション結果
1.5.1.3. DCLKにおけるバッファーの追加例 x
1.5.1.3.1. シミュレーション結果
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン

1.6. Cyclone® Vから Cyclone® V QSデバイスへの移行に関するリファレンス・マニュアル

フラッシュ・デバイス・メーカーが新しいプロセス・テクノロジーに移行するにともない、改良フラッシュメモリーは、より短い遅延でより高速になっています。これは、 Cyclone® VデバイスのASコンフィグレーション・システムにおいて、最新のフラッシュデバイスに移行する際に、データのホールド時間要件の達成に関するいくつかの課題を間接的に引き起こします。そのため、 Cyclone® V QS以外のデバイスと比較して、データの最小ホールド時間要件が大幅に改善された Cyclone® V QSデバイスが開発および製造されています。インテルでは、より高速で新しいフラッシュデバイスに移行する際に、末尾にQSが付いた Cyclone® Vデバイスを Cyclone® Vデバイスに替えて使用することを推奨しています。

末尾にQSが付いた Cyclone® Vデバイスは、次のパッケージでのみ利用可能であることに注意してください。

  • U15 (324ピン)
  • U19 (484ピン)
  • F23 (484ピン)
  • U23 (672ピン)
  • F27 (672ピン)
  • F31 (896ピン)
  • F35 (1152ピン)

末尾にQSが付いた Cyclone® Vデバイスは、次のパッケージでは利用することができません。

  • M11 (301ピン)
  • M13 (383ピン)
  • M15 (484ピン)
  • F17 (256ピン)

ASコンフィグレーション・モードにおいて要求されるデータの最小ホールド時間 (tDH ) を縮小するため、 Cyclone® V QSパッケージでは、より長い配線トレースがDCLKネットで実装されています。この実装により、実際のボードデザインに応じて、レシーバーでDCLK出力信号により大きなオーバーシュートまたはアンダーシュートが発生します。オーバーシュートまたはアンダーシュートの動作は、ドライバー特性、パッケージの配線インピーダンス、ボードデザイン、ボード・トレース・インピーダンス、およびレシーバーの負荷のコンフィグレーションにおける特定の組み合わせにおいて想定される動作です。オーバーシュートまたはアンダーシュートの大きさ、勾配、および持続時間は、システム全体の伝送ラインの長さ、インピーダンスの不連続性、ボードデザイン (直列抵抗配置)、および負荷のコンフィグレーションによって異なります。オーバーシュートまたはアンダーシュートの動作は、インテルFPGAコンフィグレーション・デバイス (EPCQ-A) およびインテルがサポートするサードパーティー製のコンフィグレーション・デバイスで許容されるオーバーシュートまたはアンダーシュートのレベルおよび持続時間内であることが想定されています。DCLKの動作周波数とお使いのシステムのセットアップに基づきIBISシミュレーションを実行し、 Cyclone® V QSパッケージに移行する際に、オーバーシュートまたはアンダーシュートのレベルおよび持続時間が、コンフィグレーション・デバイスで許容される仕様内であることを確認します。

次に、 Cyclone® V QSパッケージに対してIBISシミュレーション・デッキをセットアップし、アクティブ・シリアル・インターフェイスのシミュレーションに必要な手動の介入手順を示します。

  1. Cyclone® V IBISモデルとQSパッケージに向けたSパラメーター・ファイルを使用します。 Cyclone® V QSパッケージのSパラメーター・ファイルは、IBIS Models for Intel® Devicesのページよりダウンロード可能です。
    図 28.  Cyclone® V QSのIBISモデルとSパラメーター・ファイル
  2. Cyclone® V IBISモデルで、アクティブ・シリアル・インターフェイスのパッケージ全体のRLCおよびピンごとのRLCを手動でゼロに設定します。

インテルEPCQ128ASI16Nモデルとインターフェイスしている場合の Cyclone® V QSパッケージに向けたIBISシミュレーション

図 29.  DCLKが50 MHzで動作している場合にDCLK信号で観察されるオーバーシュートおよびアンダーシュート
  • オーバーシュートおよびアンダーシュートのレベルは、EPCQ-A Serial Configuration Device DatasheetのAbsolute Maximum Rating Specification for EPCQ-A Devicesで規定されている過渡電圧仕様の範囲内です。
  • 青で示されている信号: Cyclone® V QS以外のパッケージでのシミュレーション
  • 緑で示されている信号: Cyclone® V QSパッケージでのシミュレーション

コンフィグレーション・デバイスで許容されているオーバーシュートまたはアンダーシュートのレベルに違反した場合、インテルでは、DCLKピンのソース側に直列終端抵抗を追加し、DCLK信号のオーバーシュートまたはアンダーシュートを縮小することを推奨しています。直列終端を追加することは、伝送ラインのインピーダンスと同じインピーダンスに一致させてソース側を終端するために不可欠です。直列終端を追加すると、DCLKのオーバーシュートまたはアンダーシュートは縮小しますが、伝播遅延および信号の立ち上がり時間または立ち下がり時間が増加するデメリットもいくつかあります。そのため、ASコンフィグレーション・システムのタイミングを再度分析し、セットアップおよびホールド時間が Cyclone® V FPGA Device Datasheetで規定されている要件を満たすことを確認する必要があります。

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