AN 822: インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン

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ID 683340
日付 4/10/2020
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ドキュメント目次
ドキュメント目次 x
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン x
1.1. 移行に関する考慮事項 1.2. ソフトウェア移行ガイドライン 1.3. 仕様の比較 1.4. データのセットアップとホールドにおけるタイミングスラックの評価 1.5. Arria® V、 Cyclone® V、 Stratix® VデバイスにおけるEPCQからEPCQ-Aへの移行方法 1.6. Cyclone® Vから Cyclone® V QSデバイスへの移行に関するリファレンス・マニュアル 1.7. AN 822: インテルFPGAコンフィグレーション・デバイスの移行ガイドライン改訂履歴
1.2. ソフトウェア移行ガイドライン x
1.2.1. IPコアの互換性 1.2.2. プログラミング・ファイルの互換性 1.2.3. IPコアおよびプログラミング・ファイルの移行ガイドライン 1.2.4. EPCQ-Aデバイスに向けたソフトウェア・サポート
1.2.3. IPコアおよびプログラミング・ファイルの移行ガイドライン x
1.2.3.1. IPコアの再生成に関するガイドライン 1.2.3.2. プログラミング・ファイルの再生成に関するガイドライン
1.3. 仕様の比較 x
1.3.1. 動作条件 1.3.2. タイミング仕様 1.3.3. 操作コード 1.3.4. ピン情報 1.3.5. パッケージ寸法 1.3.6. ステータスレジスター
1.3.2. タイミング仕様 x
1.3.2.1. 読み出し動作のタイミング 1.3.2.2. 書き込み動作のタイミング
1.3.4. ピン情報 x
1.3.4.1. 8ピンSOICデバイスのピン情報 1.3.4.2. 16ピンSOICデバイスのピン情報
1.3.5. パッケージ寸法 x
1.3.5.1. 8ピンSOICデバイスのパッケージ寸法 1.3.5.2. 16ピンSOICデバイスのパッケージ寸法
1.3.6. ステータスレジスター x
1.3.6.1. セクター保護
1.5. Arria® V、 Cyclone® V、 Stratix® VデバイスにおけるEPCQからEPCQ-Aへの移行方法 x
1.5.1. アクティブシリアル (AS) コンフィグレーション・スキームに向けたボード・デザイン・ガイドライン
1.5.1. アクティブシリアル (AS) コンフィグレーション・スキームに向けたボード・デザイン・ガイドライン x
1.5.1.1. IBISシミュレーション例 1.5.1.2. DCLKでのRCネットワーク追加例 1.5.1.3. DCLKにおけるバッファーの追加例 1.5.1.4. 100 MHzの動作でのDCLK信号のシミュレーション 1.5.1.5. 100-MHzで動作するDCLKに向けたトレース伝播遅延に関する推奨事項
1.5.1.2. DCLKでのRCネットワーク追加例 x
1.5.1.2.1. DCLKリンクのシミュレーション例 1.5.1.2.2. DATAリンクのシミュレーション例 1.5.1.2.3. シミュレーション結果
1.5.1.3. DCLKにおけるバッファーの追加例 x
1.5.1.3.1. シミュレーション結果
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン

1.2.2. プログラミング・ファイルの互換性

注: この章では、インテルFPGA IPコアを使用していないデザインのプログラミング・ファイルの互換性について説明します。

サポートされるプログラミング・ファイル一覧

  • Programmer Object File (.pof)
  • JTAG Indirect Configuration File (.jic)
  • Raw Programming Data (.rpd)
  • STAPL File (.jam/.jbc)
  • Serial Vector Format (.svf)
注: 圧縮と暗号化はプログラミング・ファイルの互換性に影響しません。
表 3.  プログラミング・ファイルの互換性について
注: コンフィグレーション・デバイスとインターフェイスするIPコアを含まないデザインの場合、実装されているFPGAファミリーとコンフィグレーション・スキームによっては、プログラミング・ファイルの再生成を必要とせず、既存のプログラミング・ファイルでEPCQ-Aデバイスに対応できる場合があります。
デバイスファミリー 元のコンフィグレーション・デバイス コンフィグレーション・デバイスの密度 サポートされるプログラミング・ファイル EPCS/EPCQ ID確認設定の無効化 EPCQ-Aとの互換性2 3
レガシー FPGAデバイス EPCS 64 Mb以下 .pof/.jic/.rpd/.jam/.jbc 任意 あり
.svf 任意 あり 4
128 Mb .pof/.jic/.rpd 任意 あり 5
.svf 任意 あり4
.jam/.jbc 任意 なし 6
EPCQ 任意 .pof/.jic/.rpd/.jam/.jbc オン 7 あり
.svf オン7 あり4
Cyclone® V、 Arria® V、 Stratix® Vデバイス EPCS 64 Mb以下 .pof/.jic/.rpd/.jam/.jbc オン 8 あり
.svf オン8 あり4
128 Mb .pof/.jic/.rpd オン8 あり5
.svf オン8 あり4
.jam/.jbc 任意 なし6
EPCQ9 任意 任意 任意 なし

互換性のないプログラミング・ファイルに関するガイドラインについては、IPコアおよびプログラミング・ファイルの移行ガイドライン を参照してください。

2 この表は、互換性に関する他の考慮事項が満たされていることを前提としています。
3 この表は、プログラミング・ファイルにASMI Parallel IPまたはシリアル・フラッシュ・ローダーIPが含まれていないことを前提としています。
4 EPCSデバイスに生成された.svfファイルを使用してEPCQ-Aをプログラミングする場合のみがサポートされています。その逆はサポートされていません。
5 .rpdファイルにおいて、バイナリーデータはEPCS128とEPCQ128Aで同じです。ただし、セクターサイズが異なるため、それぞれのデバイスをプログラミングする際は適切な消去手順に従うことが必要です。
6 セクターサイズが異なるため、.jamおよび.jbcファイルはEPCSとEPCQで異なります。
7 インテル® Quartus® Primeバージョン15.1以降では、このオプションは自動モードで自動的にオンになります。
8 インテル® Quartus® Primeバージョン13.0から15.0以外では、このオプションは自動モードで自動的にオンになります。
9 AS x1モードまたはAS x4モードにおいて、EPCQのプログラミング・ファイルはEPCQ-Aと互換性がありません。
レベル 2 の表題