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1.5.1. アクティブシリアル (AS) コンフィグレーション・スキームに向けたボード・デザイン・ガイドライン
このボード・デザイン・ガイドラインは、トレース長、抵抗コンデンサー (RC) ネットワーク、またはバッファーを介してDCLK信号またはDATA信号に遅延を追加し、50 MHz以下および100 MHzで動作しているDCLKに対するFPGAのホールド時間 (tDH) およびセットアップ時間 (tDSU) の仕様を満たす方法についての推奨事項を提供します。追加遅延は、ASコンフィグレーション・スキームのホールドにおけるタイミングスラックの改善に効果的です。
次に、50 MHz以下のユースケースまたは100 MHzのユースケースで動作しているDCLKに対するボード・デザイン・ガイドラインを示します。これらの推奨事項は、既存のEPCQデバイスまたはサードパーティー製のシリアル・フラッシュ・デバイスから、EPCQ-Aデバイスまたはより高速なサードパーティー製のシリアル・フラッシュ・デバイスに移行する場合に適用されます。
| DCLKの50-MHz以下での動作をサポートしている | DCLKの100-MHzでの動作をサポートしている |
|---|---|
| 推奨事項1—フラッシュ付近のDCLKラインで余分にRCネットワークを追加します。 | DCLKおよびDATAのボードトレースを次の推奨事項に基づきデザインし、FPGAおよびEPCQ-Aデバイスのタイミング要件を満たす必要があります。 データのセットアップまたはホールドのタイミング計算式を使用して最小遅延と最大遅延の範囲を特定することができます。この範囲を基準として使用し、DCLK信号およびDATA信号の合計伝播遅延が範囲内にデザインされていることを確認することが不可欠です。 |
| 推奨事項2—FPGAとシリアル・フラッシュ・デバイス間のDCLKラインで余分にバッファーを追加します。 |
セットアップ時間またはホールド時間を分析する計算式を使用し、RCネットワークまたはバッファーを使用してDCLK信号に追加する遅延を計算することができます。これは、FPGAのtDH およびtDSU の仕様を満たしていることを確認するために必要です。次の例は、追加遅延の計算方法を示しています。
追加遅延の計算
- システムのセットアップに想定している条件
- DCLK周波数: 50 MHz (20 ns周期)
- Cyclone® VのASタイミング仕様
- 最小tDSU : 1.5 ns
- 最小tDH : 2.9 ns
- インテルEPCQ64ASI16Nフラッシュの仕様
- tCLQV : 6 ns
- tCLQX : 1.5 ns
- 許容される最大の追加遅延を特定する場合
tDCLK - (tBT_DCLK + tCLQV + tBT_DATAmax) ≥ tDSU
= (tBT_DCLK + tBT_DATAmax) ≤ tDCLK - tCLQV - tDSU
= (tBT_DCLK + tBT_DATAmax) ≤ 20 ns - 6 ns - 1.5 ns
= (tBT_DCLK + tBT_DATAmax) ≤ 12.5 ns
許容される最大の追加遅延は12.5 nsです。
- 必要な最小追加遅延を特定する場合
tBT_DCLK + tCLQX + tBT_DATAmin ≥ tDH
= tBT_DCLK + tBT_DATAmin ≥ tDH - tCLQX
= tBT_DCLK + tBT_DATAmin ≥ 2.9 ns - 1.5 ns
= tBT_DCLK + tBT_DATAmin ≥ 1.4 ns
必要な最小遅延は1.4 nsです。
追加遅延は計算された範囲内にし、FPGAのデータのホールド時間 (tDH) 要件を満たすと同時に、データのセットアップ時間 (tDSU) 仕様に違反しないようにする必要があります。