AN 822: インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン

ダウンロード PDF
ID 683340
日付 4/10/2020
Public
ドキュメント目次
ドキュメント目次 x
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン x
1.1. 移行に関する考慮事項 1.2. ソフトウェア移行ガイドライン 1.3. 仕様の比較 1.4. データのセットアップとホールドにおけるタイミングスラックの評価 1.5. Arria® V、 Cyclone® V、 Stratix® VデバイスにおけるEPCQからEPCQ-Aへの移行方法 1.6. Cyclone® Vから Cyclone® V QSデバイスへの移行に関するリファレンス・マニュアル 1.7. AN 822: インテルFPGAコンフィグレーション・デバイスの移行ガイドライン改訂履歴
1.2. ソフトウェア移行ガイドライン x
1.2.1. IPコアの互換性 1.2.2. プログラミング・ファイルの互換性 1.2.3. IPコアおよびプログラミング・ファイルの移行ガイドライン 1.2.4. EPCQ-Aデバイスに向けたソフトウェア・サポート
1.2.3. IPコアおよびプログラミング・ファイルの移行ガイドライン x
1.2.3.1. IPコアの再生成に関するガイドライン 1.2.3.2. プログラミング・ファイルの再生成に関するガイドライン
1.3. 仕様の比較 x
1.3.1. 動作条件 1.3.2. タイミング仕様 1.3.3. 操作コード 1.3.4. ピン情報 1.3.5. パッケージ寸法 1.3.6. ステータスレジスター
1.3.2. タイミング仕様 x
1.3.2.1. 読み出し動作のタイミング 1.3.2.2. 書き込み動作のタイミング
1.3.4. ピン情報 x
1.3.4.1. 8ピンSOICデバイスのピン情報 1.3.4.2. 16ピンSOICデバイスのピン情報
1.3.5. パッケージ寸法 x
1.3.5.1. 8ピンSOICデバイスのパッケージ寸法 1.3.5.2. 16ピンSOICデバイスのパッケージ寸法
1.3.6. ステータスレジスター x
1.3.6.1. セクター保護
1.5. Arria® V、 Cyclone® V、 Stratix® VデバイスにおけるEPCQからEPCQ-Aへの移行方法 x
1.5.1. アクティブシリアル (AS) コンフィグレーション・スキームに向けたボード・デザイン・ガイドライン
1.5.1. アクティブシリアル (AS) コンフィグレーション・スキームに向けたボード・デザイン・ガイドライン x
1.5.1.1. IBISシミュレーション例 1.5.1.2. DCLKでのRCネットワーク追加例 1.5.1.3. DCLKにおけるバッファーの追加例 1.5.1.4. 100 MHzの動作でのDCLK信号のシミュレーション 1.5.1.5. 100-MHzで動作するDCLKに向けたトレース伝播遅延に関する推奨事項
1.5.1.2. DCLKでのRCネットワーク追加例 x
1.5.1.2.1. DCLKリンクのシミュレーション例 1.5.1.2.2. DATAリンクのシミュレーション例 1.5.1.2.3. シミュレーション結果
1.5.1.3. DCLKにおけるバッファーの追加例 x
1.5.1.3.1. シミュレーション結果
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン

1.5.1.3.1. シミュレーション結果

次の表は、この例で使用されているバッファータイプから得ることが可能な最小遅延および最大遅延を示しています。

表 24.  最小および最大のDCLK遅延
  • 記載されているデータは、シミュレーションの波形からの手動測定に基づくものです。
  • EPCQ-AデバイスのDCLKの負荷は6 pFであるため、9 pFの容量性負荷をシミュレーションのセットアップに追加し、バッファー仕様に想定されている出力負荷に一致させています。
ICコーナー 出力負荷、CL (pF) Cyclone® V DCLKからバッファーへの遅延 (ns) バッファーからEPCQ-AのDCLK遅延 (ns) VCC/2での合計DCLK遅延 (ns) 備考
Fast/Strong 15 -0.080 1.757 1.677 最小DCLK遅延
Slow/Weak 15 -0.371 5.562 5.191 最大DCLK遅延

データのセットアップ時間のスラックおよびデータのホールド時間のスラックは、IBISシミュレーションで取得した遅延を次の式に代入することで最終的に得ることができます。

システム・セットアップに想定されている内容

  • DCLK周波数: 50 MHz (20 ns周期)
  • Cyclone® VのASタイミング仕様
    • 最小tDSU : 1.5 ns
    • 最小tDH : 2.9 ns

この式は、データのセットアップ時間のスラックを計算するものです。

データのセットアップ時間のスラック = tDCLK – tDSU – (最大DCLK遅延 + 最大DATA遅延)

データのセットアップ時間のスラック = 20 ns – 1.5 ns – (5.191 ns + 3.657 ns)

データのセットアップ時間のスラック = 9.652 ns

この式は、データのホールド時間のスラックを計算するものです。

データのホールド時間のスラック = (最小DCLK遅延 + 最小DATA遅延) – tDH

データのホールド時間のスラック = (1.677 ns + 2.042 ns) – 2.9 ns

データのホールド時間のスラック = 0.819 ns

次のシミュレーション波形で示すとおり、バッファーを追加したDCLK信号の品質は良好です。DCLK信号は、50 Mbpsのクロックパターンを使用してシミュレーションされています。

図 26.  Cyclone® V FPGAとバッファー間のシミュレーション結果
図 27. バッファーとEPCQ-Aデバイス間のシミュレーション結果

バッファー、DCLK、およびDATAの合計遅延がFPGAのtDSU とtDH 、およびEPCQ-Aのセットアップとホールドのタイミング要件を満たす限り、市場の任意のバッファーを選択することが可能です。

バッファーを追加することで、DCLKおよびDATAのトレース長を可能な限り短くデザインすることが可能です。他のタイミング・コンポーネントも含め、バッファーによって追加される遅延は、 Cyclone® V FPGAで必要なデータの最小セットアップおよびホールド時間を満たすために有効です。

注: DCLKラインには、適切な容量性負荷を追加する必要があります。詳細は、バッファーのデータシートを参照してください。容量性負荷の追加は、バッファーからの必要な遅延を得るために不可欠です。追加する容量性負荷の値を決定するには、EPCQ-Aまたはサードパーティー製フラッシュの入力ピンの容量を考慮する必要があります。
レベル 2 の表題