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1.5.1.2.3. シミュレーション結果
次の表は、DCLKリンクとDATAリンクの最小および最大遅延は、IBISシミュレーションで正確に取得することができることを示しています。
| 信号 | ICコーナー | IBISシミュレーションで測定されたVCC/2 (ns) での合計遅延27 | 備考 |
|---|---|---|---|
| DCLK | Fast/Strong | 2.514 | 最小DCLK遅延 |
| DCLK | Slow/Weak | 3.886 | 最大DCLK遅延 |
| DATA | Fast/Strong | 2.042 | 最小DATA遅延 |
| DATA | Slow/Weak | 3.657 | 最大DATA遅延 |
データのセットアップ時間のスラックおよびデータのホールド時間のスラックは、IBISシミュレーションで取得した遅延を次の式に代入することで最終的に得ることができます。
システム・セットアップに想定されている内容
- DCLK周波数: 50 MHz (20 ns周期)
- Cyclone® VのASタイミング仕様
- 最小tDSU : 1.5 ns
- 最小tDH : 2.9 ns
この式は、データのセットアップ時間のスラックを計算するものです。
データのセットアップ時間のスラック = tDCLK – tDSU – (最大DCLK遅延 + 最大DATA遅延)
データのセットアップ時間のスラック = 20 ns – 1.5 ns – (3.886 ns + 3.657 ns)
データのセットアップ時間のスラック = 10.957 ns
この式は、データのホールド時間のスラックを計算するものです。
データのホールド時間のスラック = (最小DCLK遅延 + 最小DATA遅延) – tDH
データのホールド時間のスラック = (2.514 ns + 2.042 ns) – 2.9 ns
データのホールド時間のスラック = 1.656 ns
次のシミュレーション波形で示すとおり、RCネットワークを追加したDCLK信号の品質は良好です。DCLK信号は、50 Mbpsのクロックパターンを使用してシミュレーションされています。
図 19. 50 Mbpsの動作でのDCLK信号のシミュレーション
推奨されるRCネットワークを追加することで、DCLKおよびDATAのトレース長を可能な限り短くデザインすることが可能です。また、 Cyclone® V FPGAで要求されている最小のデータのセットアップ時間およびホールド時間を満たすことができます。
シミュレーション手法を介して、より小さい最大DATA遅延を得ることが可能です。シミュレーションの値によって、FPGA ASコンフィグレーションのデータのセットアップ時間のスラックは、フラッシュのデータシート仕様に比べて改善することができます。
シミュレーション手法を介して、より大きい最小DATA遅延を得ることが可能です。シミュレーションの値によって、FPGA ASコンフィグレーションのデータのホールド時間のスラックは、フラッシュのデータシート仕様に比べて改善することができます。
27 記載されているデータは、シミュレーションの波形からの手動測定に基づくものです。