インテルのみ表示可能 — GUID: slm1578648689500
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1.5.1.5. 100-MHzで動作するDCLKに向けたトレース伝播遅延に関する推奨事項
以下のトレース伝搬遅延に関する推奨事項は、EPCQ-Aデバイスを使用している場合に適用されます。
- –6のスピードグレードの場合、 Cyclone® V FPGAのtDH仕様は2.5 nsです。
- DCLKおよびDATAの合計伝播遅延は、1.0 ns < DCLKの遅延 + DATAの遅延 < 2.5 nsの範囲内にする必要があります。
- DCLKおよびDATAのトレースが同じ長さであると仮定すると、DCLKおよびDATAの遅延は、0.5 ns < DCLKの遅延 + DATAの遅延 < 1.25 nsの範囲内にする必要があります。
- –7および–8のスピードグレードの場合、 Cyclone® V FPGAのtDH仕様は2.9 nsです。
- DCLKおよびDATAの合計伝播遅延は、1.4 ns < DCLKの遅延 + DATAの遅延 < 2.5 nsの範囲内にする必要があります。
- DCLKおよびDATAのトレースが同じ長さであると仮定すると、DCLKおよびDATAの遅延は、0.7 ns < DCLKの遅延 + DATAの遅延 < 1.25 nsの範囲内にする必要があります。
- IBISシミュレーションまたはリンク・シミュレーションを実行し、信号品質に問題がないことを確認する必要があります。