AN 822: インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン

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ID 683340
日付 4/10/2020
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ドキュメント目次
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1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン x
1.1. 移行に関する考慮事項 1.2. ソフトウェア移行ガイドライン 1.3. 仕様の比較 1.4. データのセットアップとホールドにおけるタイミングスラックの評価 1.5. Arria® V、 Cyclone® V、 Stratix® VデバイスにおけるEPCQからEPCQ-Aへの移行方法 1.6. Cyclone® Vから Cyclone® V QSデバイスへの移行に関するリファレンス・マニュアル 1.7. AN 822: インテルFPGAコンフィグレーション・デバイスの移行ガイドライン改訂履歴
1.2. ソフトウェア移行ガイドライン x
1.2.1. IPコアの互換性 1.2.2. プログラミング・ファイルの互換性 1.2.3. IPコアおよびプログラミング・ファイルの移行ガイドライン 1.2.4. EPCQ-Aデバイスに向けたソフトウェア・サポート
1.2.3. IPコアおよびプログラミング・ファイルの移行ガイドライン x
1.2.3.1. IPコアの再生成に関するガイドライン 1.2.3.2. プログラミング・ファイルの再生成に関するガイドライン
1.3. 仕様の比較 x
1.3.1. 動作条件 1.3.2. タイミング仕様 1.3.3. 操作コード 1.3.4. ピン情報 1.3.5. パッケージ寸法 1.3.6. ステータスレジスター
1.3.2. タイミング仕様 x
1.3.2.1. 読み出し動作のタイミング 1.3.2.2. 書き込み動作のタイミング
1.3.4. ピン情報 x
1.3.4.1. 8ピンSOICデバイスのピン情報 1.3.4.2. 16ピンSOICデバイスのピン情報
1.3.5. パッケージ寸法 x
1.3.5.1. 8ピンSOICデバイスのパッケージ寸法 1.3.5.2. 16ピンSOICデバイスのパッケージ寸法
1.3.6. ステータスレジスター x
1.3.6.1. セクター保護
1.5. Arria® V、 Cyclone® V、 Stratix® VデバイスにおけるEPCQからEPCQ-Aへの移行方法 x
1.5.1. アクティブシリアル (AS) コンフィグレーション・スキームに向けたボード・デザイン・ガイドライン
1.5.1. アクティブシリアル (AS) コンフィグレーション・スキームに向けたボード・デザイン・ガイドライン x
1.5.1.1. IBISシミュレーション例 1.5.1.2. DCLKでのRCネットワーク追加例 1.5.1.3. DCLKにおけるバッファーの追加例 1.5.1.4. 100 MHzの動作でのDCLK信号のシミュレーション 1.5.1.5. 100-MHzで動作するDCLKに向けたトレース伝播遅延に関する推奨事項
1.5.1.2. DCLKでのRCネットワーク追加例 x
1.5.1.2.1. DCLKリンクのシミュレーション例 1.5.1.2.2. DATAリンクのシミュレーション例 1.5.1.2.3. シミュレーション結果
1.5.1.3. DCLKにおけるバッファーの追加例 x
1.5.1.3.1. シミュレーション結果
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン

1.3.2.2. 書き込み動作のタイミング

表 8.  EPCSおよびEPCQ-Aデバイスの書き込み動作におけるタイミング・パラメーター
記号 動作 容量 最小値 標準値 最大値 単位
EPCS EPCQ-A EPCS EPCQ-A EPCS EPCQ-A
f WCLK 書き込みクロック周波数 すべて — — 25 100 MHz
t CH DCLKがHigh 4 20 4 — — ns
その他すべて 20 3.4 — —
t CL DCLKがLow 4 20 4 — — ns
その他すべて 20 4 — —
t NCSSU チップセレクト (nCS) のセットアップ すべて 10 5 — — ns
t NCSH チップセレクト (nCS) のホールド すべて 10 5 — — ns
t DSU DCLK立ち上がりエッジ前のDATA[]のセットアップ すべて 5 2 — — ns
t DH DCLK立ち上がりエッジ後のDATA[]のホールド時間 4 5 5 — — ns
その他すべて 5 3 — —
t CSH チップセレクト (nCS) High 4 100 100 — — ns
その他すべて 100 10または5017 — —
t WB バイト書き込みサイクル 1 — 1.5 — 5 — ms
4 — 1.5 0.4 5 0.8 ms
16 — 1.5 0.4 5 3 ms
32 — — 0.7 — 3 ms
64 — 1.5 0.8 5 3 ms
128 — 2.5 0.7 7 3 ms
t WS ステータス書き込みサイクル すべて — 5 10 15 15 ms
t EB 一括消去サイクル 1 — 3 — 6 — s
4 — 5 1 10 4 s
16 — 17 5 40 25 s
32 — — 10 — 50 s
64 — 68 20 160 100 s
128 — 105 40 250 200 s
t ES セクター消去サイクル 4 — 2 0.15 3 1 s
その他すべて — 2 0.15 3 2 s
表 9.  EPCQおよびEPCQ-Aデバイスの書き込み動作におけるタイミング・パラメーター
記号 動作 容量 最小値 標準値 最大値 単位
EPCQ EPCQ-A EPCQ EPCQ-A EPCQ EPCQ-A
f WCLK 書き込みクロック周波数 すべて — — 100 100 MHz
t CH DCLKがHigh すべて 4 3.4 — — ns
t CL DCLKがLow すべて 4 4 — — ns
t NCSSU チップセレクト (nCS) のセットアップ すべて 4 5 — — ns
t NCSH チップセレクト (nCS) のホールド すべて 4 5 — — ns
t DSU DCLK立ち上がりエッジ前のDATA[]のセットアップ すべて 2 2 — — ns
t DH DCLK立ち上がりエッジ後のDATA[]のホールド時間 すべて 3 3 — — ns
t CSH チップセレクト (nCS) High すべて 50 10または5018 — — ns
t WB バイト書き込みサイクル 16 — 0.6 0.4 5 3 ms
32 — 0.6 0.7 5 3 ms
64 — 0.6 0.8 5 3 ms
128 — 0.6 0.7 5 3 ms
t WS ステータス書き込みサイクル すべて — 1.3 10 8 15 ms
t EB 一括消去サイクル 16 — 30 5 60 25 s
32 — 30 10 60 50 s
64 — 60 20 250 100 s
128 — 170 40 250 200 s
t ES セクター消去サイクル その他すべて — 0.7 0.15 3 2 s
128 — 0.7 0.15 6 2 s
17 読み出しは10 ns、プログラム消去および書き込みは50 nsです。
18 読み出しは10 ns、プログラム消去および書き込みは50 nsです。
レベル 2 の表題