AN 822: インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン

ID 683340
日付 4/10/2020
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ドキュメント目次

1.5.1.2.2. DATAリンクのシミュレーション例

次の3つのシミュレーションのセットアップは、DATA信号の最小遅延または最大遅延を測定するために不可欠です。

図 14.  DATA信号におけるデフォルトの最大負荷でのシミュレーション・セットアップ
  • このセットアップを使用し、DATA信号の最大遅延を測定します。
  • EPCQ-A Serial Configuration Device Datasheetで示されているフラッシュクロックと出力間の最大遅延 (tCLQV ) 値は、30 pFの負荷に基づくものです。
図 15.  DATA信号におけるデフォルトの最小負荷でのシミュレーション・セットアップ
  • このセットアップを使用し、DATA信号の最小遅延を測定します。
  • EPCQ-A Serial Configuration Device Datasheetで示されているフラッシュクロックと出力間の最小遅延 (tCLQX ) 値は、0 pFの負荷に基づくものです。
図 16.  DATA信号における実際のシステム負荷でのシミュレーション・セットアップ
図 17. 最大のDATA遅延

最大のDATA遅延は、シミュレーション中にEとC間で測定された遅延を次の式に代入することで計算されます。

最大DATA遅延 = tCLQV + (遅延測定E遅延測定C)

最大DATA遅延 = 6 ns2.343 ns

最大DATA遅延 = 3.657 ns

この結果は、最大のDATA遅延は実際のシステム負荷に応じて縮小し得ることを明確に示しています。これは、FPGAのセットアップ時間におけるスラックの改善に役立ちます。EPCQ-A Serial Configuration Device Datasheetで定義されているtCLQV の値は、セットアップ時間の解析に使用するには過度に悲観的です。

図 18. 最小のDATA遅延

最小のDATA遅延は、シミュレーション中にEとD間で測定された遅延を次の式に代入することで計算されます。

最小DATA遅延 = tCLQX + (遅延測定E遅延測定D)

最小DATA遅延 = 1.5 ns + 0.542 ns

最小DATA遅延 = 2.042 ns

この結果は、最小のDATA遅延は実際のシステム負荷に応じて増加する場合があることを明確に示しています。EPCQ-A Serial Configuration Device Datasheetで定義されているtCLQX の値は、ホールド時間の解析には過度に悲観的です。