AN 822: インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン

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ID 683340
日付 4/10/2020
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ドキュメント目次
ドキュメント目次 x
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン x
1.1. 移行に関する考慮事項 1.2. ソフトウェア移行ガイドライン 1.3. 仕様の比較 1.4. データのセットアップとホールドにおけるタイミングスラックの評価 1.5. Arria® V、 Cyclone® V、 Stratix® VデバイスにおけるEPCQからEPCQ-Aへの移行方法 1.6. Cyclone® Vから Cyclone® V QSデバイスへの移行に関するリファレンス・マニュアル 1.7. AN 822: インテルFPGAコンフィグレーション・デバイスの移行ガイドライン改訂履歴
1.2. ソフトウェア移行ガイドライン x
1.2.1. IPコアの互換性 1.2.2. プログラミング・ファイルの互換性 1.2.3. IPコアおよびプログラミング・ファイルの移行ガイドライン 1.2.4. EPCQ-Aデバイスに向けたソフトウェア・サポート
1.2.3. IPコアおよびプログラミング・ファイルの移行ガイドライン x
1.2.3.1. IPコアの再生成に関するガイドライン 1.2.3.2. プログラミング・ファイルの再生成に関するガイドライン
1.3. 仕様の比較 x
1.3.1. 動作条件 1.3.2. タイミング仕様 1.3.3. 操作コード 1.3.4. ピン情報 1.3.5. パッケージ寸法 1.3.6. ステータスレジスター
1.3.2. タイミング仕様 x
1.3.2.1. 読み出し動作のタイミング 1.3.2.2. 書き込み動作のタイミング
1.3.4. ピン情報 x
1.3.4.1. 8ピンSOICデバイスのピン情報 1.3.4.2. 16ピンSOICデバイスのピン情報
1.3.5. パッケージ寸法 x
1.3.5.1. 8ピンSOICデバイスのパッケージ寸法 1.3.5.2. 16ピンSOICデバイスのパッケージ寸法
1.3.6. ステータスレジスター x
1.3.6.1. セクター保護
1.5. Arria® V、 Cyclone® V、 Stratix® VデバイスにおけるEPCQからEPCQ-Aへの移行方法 x
1.5.1. アクティブシリアル (AS) コンフィグレーション・スキームに向けたボード・デザイン・ガイドライン
1.5.1. アクティブシリアル (AS) コンフィグレーション・スキームに向けたボード・デザイン・ガイドライン x
1.5.1.1. IBISシミュレーション例 1.5.1.2. DCLKでのRCネットワーク追加例 1.5.1.3. DCLKにおけるバッファーの追加例 1.5.1.4. 100 MHzの動作でのDCLK信号のシミュレーション 1.5.1.5. 100-MHzで動作するDCLKに向けたトレース伝播遅延に関する推奨事項
1.5.1.2. DCLKでのRCネットワーク追加例 x
1.5.1.2.1. DCLKリンクのシミュレーション例 1.5.1.2.2. DATAリンクのシミュレーション例 1.5.1.2.3. シミュレーション結果
1.5.1.3. DCLKにおけるバッファーの追加例 x
1.5.1.3.1. シミュレーション結果
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン

1.3.6. ステータスレジスター

表 15.  EPCS、EPCQ、EPCQ-Aデバイスのステータス・レジスター・ビット
ビット 名称 説明 R/W EPCS EPCQ EPCQ-A
1 4/16/64/128 16/32 64/128 すべて
7 RSV 予約済み
6 BP323 ブロック保護ビット3 R/W いいえ いいえ いいえ はい いいえ
5 TB トップ/ボトムビット R/W いいえ いいえ はい はい はい
4 BP2 ブロック保護ビット2 R/W いいえ はい はい はい はい
3 BP1 ブロック保護ビット1 R/W はい はい はい はい はい
2 BP0 ブロック保護ビット0 R/W はい はい はい はい はい
1 WEL 書き込みイネーブルのラッチ R はい はい はい はい はい
0 WIP 書き込み進行中 R はい はい はい はい はい

セクションの内容
セクター保護

23 EPCQ-Aデバイスにおいてこのビットは予約されており、0に設定する必要があります。
レベル 2 の表題