1.4.1. レジスター・アドレス・マップ

AN 888: インテル® Stratix® 10デバイス用のディナミック・リコンフィグレーションを使用したPHY Lite for Parallel Interfacesのリファレンス・デザイン

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ID 683220

日付 9/11/2020

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インテルのみ表示可能 — GUID: qxl1554097864698

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図 4. インテル® Stratix® 10 Register Address Map

図 4への注記。

Pin[4:0]—レーン内のピンの物理的な位置。詳細については、付録C：デコードパラメータテーブルを参照してください。
lane_addr[7:0]—インターフェイス内の特定のレーンのアドレス。フィッターはこのアドレス値を設定します。詳細については、付録C：デコードパラメータテーブルを参照してください。
ターゲットするPHY Lite for Parallel Interfacesインターフェイスのレーン・アドレスとピンアドレスがキャプチャーされると、ターゲットピンはキャリブレーション・オフセット・アドレ（例：cal_add= 3’b011）スを介してリード/ライトによってリコンフィグレーションできます。
ID[3:0]—インターフェイスIDパラメーター。このパラメーターは、I/Oカラム内の異なるIPインスタンスを区別します。
lgc_selおよびpin_offの物理アドレスについては、 PHY Lite for Parallel Interfaces Intel® FPGA IPコアのユーザーガイドのPHY Lite for Parallel Interfaces インテル® Stratix® 10 FPGA IP Core Control Registers Addresses セクションのPHY Lite for Parallel Interfaces インテル® Stratix® 10 FPGA IPコアコントロールレジスターのアドレスを参照してください。