AN 888: インテル® Stratix® 10デバイス用のディナミック・リコンフィグレーションを使用したPHY Lite for Parallel Interfacesのリファレンス・デザイン

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ID 683220
日付 9/11/2020
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ドキュメント目次
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1. インテル® Stratix® 10デバイス用のディナミック・リコンフィグレーションを使用したPHY Lite for Parallel Interfacesのリファレンス・デザイン
1. インテル® Stratix® 10デバイス用のディナミック・リコンフィグレーションを使用したPHY Lite for Parallel Interfacesのリファレンス・デザイン x
1.1. 機能 1.2. ハードウェアおよびソフトウェア要件 1.3. デザイン・システム・アーキテクチャーの概要 1.4. ディナミック・キャリブレーションの概要 1.5. PHY Liteビットごとの概要 1.6. リファレンス・デザインのコンパイル 1.7. ハードウェア・テスト 1.8. AN 888： インテル® Stratix® 10デバイスのディナミック・キャリブレーションを使用したPHY Lite for Parallel Interfacesリファレンス・デザインのドキュメント改訂履歴 1.9. 付録A：HiLoループバック・カードのピン接続 1.10. 付録B：レーンとピンの情報の取得　 1.11. 付録C：デコード・パラメーター・テーブル
1.3. デザイン・システム・アーキテクチャーの概要 x
1.3.1. 機能説明
1.3.1. 機能説明 x
1.3.1.1. DUT_MODULE 1.3.1.2. トラフィック・ジェネレーター/チェッカーモジュール 1.3.1.3. DYN_CFGコントローラー 1.3.1.4. クロッキング・スキーム
1.4. ディナミック・キャリブレーションの概要 x
1.4.1. レジスター・アドレス・マップ 1.4.2. ディナミック・リコンフィグレーションAPI関数
1.5. PHY Liteビットごとの概要 x
1.5.1. ビットごとのDeskewの概念 1.5.2. リード・デスキュー・アルゴリズム
1.7. ハードウェア・テスト x
1.7.1. 開発キットのセットアップ　 1.7.2. Executable and Linking Format（.elf）プログラミングファイルの生成　 1.7.3. ハードウェアのリファレンス・デザインの実行 1.7.4. 結果
1.7.4. 結果 x
1.7.4.1. ダイナミック・キャリブレーション結果 1.7.4.2. ランダムデータ転送結果
1. インテル® Stratix® 10デバイス用のディナミック・リコンフィグレーションを使用したPHY Lite for Parallel Interfacesのリファレンス・デザイン

1.6. リファレンス・デザインのコンパイル

次の手順に従って、シミュレーションリファレンス・デザインを設定して実行します。　

  1. Design Store からリファレンス・デザインファイルをダウンロードし、を使用してデザインを復元します。 インテル® Quartus® Primeプロ・エディション ソフトウェア。リファレンス・デザインファイルをダウンロードしてインストールするためのガイドラインの詳細については、関連情報の「デザインストア入門」を参照してください。
  2. デザインテンプレートを正常にインストールした後、リファレンス・デザインファイル（ PHY Lite_top.qpf）を開きます。
  3. インテル® Quartus® Primeプロ・エディション ソフトウェアから、dut_INPUT.qsysとdut_OUTPUT.qsysファイルを開きます。PHY Lite for Parallel Interfaces インテル® Stratix® 10次の図に示すように、FPGA IPのコンフィグレーションは同じであることを確認してください。
    図 9. General Tab Configuration for DUT_INPUT Module
    図 10. DUT_INPUTモジュールのグループ0タブ・コンフィグレーション
    注: インテル® は、キャリブレーション後に得られるデータマージンを最大化するために、良好なシグナルインテグリティを実現するためにターミネーション（OCT）を最適化することを推奨します。
    図 11. DUT_OUTPUTモジュールの一般タブ・コンフィグレーション
    図 12. DUT_OUTPUTモジュールのグループ0タブ・コンフィグレーション
    注: インテル® は、キャリブレーション後に得られるデータマージンを最大化するために、良好なシグナルインテグリティを実現するためにターミネーション（OCT）を最適化することを推奨します。
  4. インテル® Quartus® Primeプロ・エディション ソフトウェアかProcessing > Start Compilationをクリックして、デザインをコンパイルします。
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