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1.1. 機能
1.2. ハードウェアおよびソフトウェア要件
1.3. デザイン・システム・アーキテクチャーの概要
1.4. ディナミック・キャリブレーションの概要
1.5. PHY Liteビットごとの概要
1.6. リファレンス・デザインのコンパイル
1.7. ハードウェア・テスト
1.8. AN 888: インテル® Stratix® 10デバイスのディナミック・キャリブレーションを使用したPHY Lite for Parallel Interfacesリファレンス・デザインのドキュメント改訂履歴
1.9. 付録A:HiLoループバック・カードのピン接続
1.10. 付録B:レーンとピンの情報の取得
1.11. 付録C:デコード・パラメーター・テーブル
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1.5.1. ビットごとのDeskewの概念
実際のケースでは、DQ信号が受信側に到達する時間は、ボードのスキュー、トレース長の不一致、ユニットの変動などによって異なります。次の図に示すように、これらすべての要因により、予想よりもDQウィンドウが狭くなる可能性があります。
図 5. ビットごとのデスキュー前のパスウィンドウの結果この図は、ボードトレースの違いやその他の要因によりデータが歪んでおり、パスウィンドウが小さくなっていることを示しています。
これを克服するために、PHY Lite for Parallel Interfaces IPコアには、各DQ/DQSピンを個別にキャリブレーションする機能があります。ビットごとのキャリブレーションが成功すると、DQSオープニングウィンドウ全体が改善される可能性があります。次の図に、ビットごとのキャリブレーション(RX側で発生)の例を示します。
図 6. 最初の校正されたDQ_0
図 7. 2番目の校正されたDQ_1
図 8. ビットごとのデスキューの前後の通過ウィンドウ結果の比較