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1.1. 機能
1.2. ハードウェアおよびソフトウェア要件
1.3. デザイン・システム・アーキテクチャーの概要
1.4. ディナミック・キャリブレーションの概要
1.5. PHY Liteビットごとの概要
1.6. リファレンス・デザインのコンパイル
1.7. ハードウェア・テスト
1.8. AN 888: インテル® Stratix® 10デバイスのディナミック・キャリブレーションを使用したPHY Lite for Parallel Interfacesリファレンス・デザインのドキュメント改訂履歴
1.9. 付録A:HiLoループバック・カードのピン接続
1.10. 付録B:レーンとピンの情報の取得
1.11. 付録C:デコード・パラメーター・テーブル
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1.4. ディナミック・キャリブレーションの概要
ディナミック・キャリブレーションは、PHY Lite for Parallel Interfaces IPコアでの入力および出力の遅延をリコンフィグレーションします。
この機能により、DQS/ストロボまたはDQ/データ信号の遅延に対してリアルタイム設定を実行できます。この機能は、データ有効ウィンドウを最大化するのに役立ち、デザインが高周波でタイミングクロージャを実現できるようにします。 インテル® Quartus® Primeプロ・エディション ソフトウェアのPHY Lite for Parallel Interfaces インテル® Stratix® 10 FPGA IPコアのパラメーター・エディターでUse dynamic reconfigurationをオンにすると、 Avalon® -MMインターフェイスを介してリコンフィグレーションが実行されます。