AN 888: インテル® Stratix® 10デバイス用のディナミック・リコンフィグレーションを使用したPHY Lite for Parallel Interfacesのリファレンス・デザイン

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ID 683220
日付 9/11/2020
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ドキュメント目次
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1. インテル® Stratix® 10デバイス用のディナミック・リコンフィグレーションを使用したPHY Lite for Parallel Interfacesのリファレンス・デザイン
1. インテル® Stratix® 10デバイス用のディナミック・リコンフィグレーションを使用したPHY Lite for Parallel Interfacesのリファレンス・デザイン x
1.1. 機能 1.2. ハードウェアおよびソフトウェア要件 1.3. デザイン・システム・アーキテクチャーの概要 1.4. ディナミック・キャリブレーションの概要 1.5. PHY Liteビットごとの概要 1.6. リファレンス・デザインのコンパイル 1.7. ハードウェア・テスト 1.8. AN 888： インテル® Stratix® 10デバイスのディナミック・キャリブレーションを使用したPHY Lite for Parallel Interfacesリファレンス・デザインのドキュメント改訂履歴 1.9. 付録A：HiLoループバック・カードのピン接続 1.10. 付録B：レーンとピンの情報の取得　 1.11. 付録C：デコード・パラメーター・テーブル
1.3. デザイン・システム・アーキテクチャーの概要 x
1.3.1. 機能説明
1.3.1. 機能説明 x
1.3.1.1. DUT_MODULE 1.3.1.2. トラフィック・ジェネレーター/チェッカーモジュール 1.3.1.3. DYN_CFGコントローラー 1.3.1.4. クロッキング・スキーム
1.4. ディナミック・キャリブレーションの概要 x
1.4.1. レジスター・アドレス・マップ 1.4.2. ディナミック・リコンフィグレーションAPI関数
1.5. PHY Liteビットごとの概要 x
1.5.1. ビットごとのDeskewの概念 1.5.2. リード・デスキュー・アルゴリズム
1.7. ハードウェア・テスト x
1.7.1. 開発キットのセットアップ　 1.7.2. Executable and Linking Format（.elf）プログラミングファイルの生成　 1.7.3. ハードウェアのリファレンス・デザインの実行 1.7.4. 結果
1.7.4. 結果 x
1.7.4.1. ダイナミック・キャリブレーション結果 1.7.4.2. ランダムデータ転送結果
1. インテル® Stratix® 10デバイス用のディナミック・リコンフィグレーションを使用したPHY Lite for Parallel Interfacesのリファレンス・デザイン

1.11. 付録C：デコード・パラメーター・テーブル

図 23.  インテル® Stratix® 10デバイスのパラメーター・テーブルの例
図 23の注意事項:
  1. パラメーター・テーブルにアクセスするには = 27’h5000000
  2. パラメーター・テーブルのサイズを決定するには、アドレスを生成します。 例えば：
    addr = 27’h5000000 + 24’h14
value at addr = 0xAC

    パラメーター・テーブルのサイズはACです。これは、IPコアに関する情報がアドレス27’h5000000 to 27’h50000AC から拡散されることを意味します。

  3. パラメーター・テーブルでPHY Lite for Parallel Interfacesコアのアドレスオフセットを決定します。
    • パラメータテーブルのアドレスオフセットには2つのPHY Lite for Parallel Interfaces IPコアがあります。 例えば：
      27’h5000024 = 8200005C
27’h5000028 = 83000084

      ここで、 アドレスオフセットはPHY Lite for Parallel Interfaces IPコア1を指し、0x84 アドレスオフセットはPHY Lite for Parallel Interfaces IPコア2を指します。

    • 2 および3 （黄色のボックスでマーク）はPHY Lite for Parallel Interfaces IPコアインターフェイスIDです。
  4. PHY Lite for Parallel Interfaces IP core interfaces コアインターフェイスのグループ数を確認するには :
    27’h5000060 = 00000001

    下線付きの数字は、one グループしかないことを示しています。

  5. グループ情報（たとえば、グループごとのIPコアインターフェイスのレーンとピンの数）を決定するには、次のようにします。 
    27’h5000064 = 0000000A
    ここで、num_lanes[7：6]、num_pins[5：0]は、レーン= 1およびピン= 10を意味します。.
  6. 各グループのレーンおよびピン・アドレス・オフセットを決定するには、次の手順に従います。 
    27’h5000068 = 006C0070
    ここで、lane_off [31:16]、pin_off [15：0]は、lane_off = 0x6C、ピンオフ= 0x70を意味します。.
  7. 各グループのレーンアドレスを決定するには： 
    27’h500006C = 00000053
    ここで、レーンアドレスは0x53です。
  8. 27’h5000070〜27’h5000080 のピンアドレスを決定するには： 
    27’h5000070 = 53E553E4
    ここで、
    • DQS_P = Pin 4; DQS_N = Pin 5
    • DQ[0] = Pin 9; DQ[1] = Pin 6
    • DQ[2] = Pin 8; DQ[3] = Pin A
    • DQ[4] = Pin B; DQ[5] = Pin 7
    • DQ[6] = Pin 3; DQ[7] = Pin 1
    注: ストロボの場合は{lane_addr[7:0],0xE,pin[3:0]}であり}、データの場合は{{lane_addr[7:0],0xF,pin[3:0]}です。
レベル 2 の表題