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1.1. 機能
1.2. ハードウェアおよびソフトウェア要件
1.3. デザイン・システム・アーキテクチャーの概要
1.4. ディナミック・キャリブレーションの概要
1.5. PHY Liteビットごとの概要
1.6. リファレンス・デザインのコンパイル
1.7. ハードウェア・テスト
1.8. AN 888: インテル® Stratix® 10デバイスのディナミック・キャリブレーションを使用したPHY Lite for Parallel Interfacesリファレンス・デザインのドキュメント改訂履歴
1.9. 付録A:HiLoループバック・カードのピン接続
1.10. 付録B:レーンとピンの情報の取得
1.11. 付録C:デコード・パラメーター・テーブル
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1.3. デザイン・システム・アーキテクチャーの概要
このリファレンス・デザインは、キャリブレーションエンジン( PHY Lite_nios.qsys )とPHY Lite for Parallel Interfacesデータループバックおよびその他の機能ブロック用のIPコアインスタンス( dut_INPUT.qsysおよびdut_OUTPUT.qsys)でコンフィグレーションされています。
このリファレンス・デザインを開始点デザインとして使用し、デザインアプリケーションに合わせて必要に応じて変更できます。
図 2. ブロック図-PHY Lite for Parallel Interfacesデザイン・システム・アーキテクチャー
a10_seu.zipリファレンス・デザインは、以下からコンフィグレーションされています。
- DUT_MODULE:
- DUT_INPUT
- DUT_OUTPUT
- トラフィック・ジェネレーター/チェッカーモジュール
- DYN_CFGコントローラー
- クロッキング・スキーム