AN 888: インテル® Stratix® 10デバイス用のディナミック・リコンフィグレーションを使用したPHY Lite for Parallel Interfacesのリファレンス・デザイン

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ID 683220
日付 9/11/2020
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ドキュメント目次
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1. インテル® Stratix® 10デバイス用のディナミック・リコンフィグレーションを使用したPHY Lite for Parallel Interfacesのリファレンス・デザイン
1. インテル® Stratix® 10デバイス用のディナミック・リコンフィグレーションを使用したPHY Lite for Parallel Interfacesのリファレンス・デザイン x
1.1. 機能 1.2. ハードウェアおよびソフトウェア要件 1.3. デザイン・システム・アーキテクチャーの概要 1.4. ディナミック・キャリブレーションの概要 1.5. PHY Liteビットごとの概要 1.6. リファレンス・デザインのコンパイル 1.7. ハードウェア・テスト 1.8. AN 888： インテル® Stratix® 10デバイスのディナミック・キャリブレーションを使用したPHY Lite for Parallel Interfacesリファレンス・デザインのドキュメント改訂履歴 1.9. 付録A：HiLoループバック・カードのピン接続 1.10. 付録B：レーンとピンの情報の取得　 1.11. 付録C：デコード・パラメーター・テーブル
1.3. デザイン・システム・アーキテクチャーの概要 x
1.3.1. 機能説明
1.3.1. 機能説明 x
1.3.1.1. DUT_MODULE 1.3.1.2. トラフィック・ジェネレーター/チェッカーモジュール 1.3.1.3. DYN_CFGコントローラー 1.3.1.4. クロッキング・スキーム
1.4. ディナミック・キャリブレーションの概要 x
1.4.1. レジスター・アドレス・マップ 1.4.2. ディナミック・リコンフィグレーションAPI関数
1.5. PHY Liteビットごとの概要 x
1.5.1. ビットごとのDeskewの概念 1.5.2. リード・デスキュー・アルゴリズム
1.7. ハードウェア・テスト x
1.7.1. 開発キットのセットアップ　 1.7.2. Executable and Linking Format（.elf）プログラミングファイルの生成　 1.7.3. ハードウェアのリファレンス・デザインの実行 1.7.4. 結果
1.7.4. 結果 x
1.7.4.1. ダイナミック・キャリブレーション結果 1.7.4.2. ランダムデータ転送結果
1. インテル® Stratix® 10デバイス用のディナミック・リコンフィグレーションを使用したPHY Lite for Parallel Interfacesのリファレンス・デザイン

1.3.1.4. クロッキング・スキーム

このデザインでは、Si5338プログラマブル・オシレーターからの133 PHY Lite for Parallel InterfacesIPコアクロックは、FPGAコアロジックとIPコアの間でデータを転送します。 2つの間のインターフェース周波数PHY Lite for Parallel InterfacesIPコアインスタンス532 MHzです。

図 3.  PHY Lite for Parallel Interfacesリファレンス・デザインのクロッキング・スキーム
レベル 2 の表題