インテル® FPGA SDK for OpenCL: カスタム・プラットフォーム・ツールキット・ユーザーガイド

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ID 683085
日付 10/31/2016
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ドキュメント目次
ドキュメント目次 x
1. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォーム・ツールキット・ユーザーガイド 2. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォーム・ツールキット・リファレンス・マニュアル
1. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォーム・ツールキット・ユーザーガイド x
1.1. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォーム・ツールキットの前提条件 1.2. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォームの概要 1.3. 前方互換性でのカスタム・プラットフォームの自動移行 1.4. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォームの作成 1.5. インテル® FPGA SDK for OpenCL™ Preferred Board ステータスへの適用 1.6. 出荷時の推奨 1.7. 改訂履歴
1.2. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォームの概要 x
1.2.1. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォームのディレクトリーとファイル 1.2.2. カスタム・プラットフォーム・ディレクトリー構造の推奨事項
1.3. 前方互換性でのカスタム・プラットフォームの自動移行 x
1.3.1. 自動移行のカスタマイズ
1.4. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォームの作成 x
1.4.1. ボード・ハードウェアのデザイン 1.4.2. ボード XML ファイルの作成 1.4.3. MMD ライブラリーの作成 1.4.4. Altera Client Driver のセットアップ 1.4.5. インテル® FPGA SDK for OpenCL™ ユーティリティー・サポートの提供 1.4.6. ハードウェア・デザインのテスト
1.4.1. ボード・ハードウェアのデザイン x
1.4.1.1. ボード Qsys システムの作成 1.4.1.2. 保証されたタイミングフローの確立
1.4.1.1. ボード Qsys システムの作成 x
1.4.1.1.1. エクスポートされたボード・パーティションの一般的な品質に関する考察
1.4.2. ボード XML ファイルの作成 x
1.4.2.1. board_env.xml ファイルの作成 1.4.2.2. board_spec.xml ファイルの作成
1.4.2.1. board_env.xml ファイルの作成 x
1.4.2.1.1. board_env.xml ファイルのテスト
1.4.3. MMD ライブラリーの作成 x
1.4.3.1. カーネル・パワーアップの状態
2. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォーム・ツールキット・リファレンス・マニュアル x
2.1. ボード Qsys サブシステム 2.2. Board_spec.xml ファイル内の XML エレメント、属性、およびパラメーター 2.3. MMD API の概要 2.4. 改訂履歴
2.1. ボード Qsys サブシステム x
2.1.1. インテル® FPGA SDK for OpenCL™ 固有の Qsys システム・コンポーネント
2.1.1. インテル® FPGA SDK for OpenCL™ 固有の Qsys システム・コンポーネント x
2.1.1.1. OpenCL Kernel Clock Generator 2.1.1.2. OpenCL Kernel Interface 2.1.1.3. OpenCL Memory Bank Divider
2.2. Board_spec.xml ファイル内の XML エレメント、属性、およびパラメーター x
2.2.1. board 2.2.2. device 2.2.3. global_mem 2.2.4. host 2.2.5. channels 2.2.6. interfaces 2.2.7. interface 2.2.8. compile
2.3. MMD API の概要 x
2.3.1. aocl_mmd_get_offline_info 2.3.2. aocl_mmd_get_info 2.3.3. aocl_mmd_open 2.3.4. aocl_mmd_close 2.3.5. aocl_mmd_read 2.3.6. aocl_mmd_write 2.3.7. aocl_mmd_copy 2.3.8. aocl_mmd_set_interrupt_handler 2.3.9. aocl_mmd_set_status_handler 2.3.10. aocl_mmd_yield 2.3.11. aocl_mmd_shared_mem_alloc 2.3.12. aocl_mmd_shared_mem_free 2.3.13. aocl_mmd_reprogram
2.3.13. aocl_mmd_reprogram x
2.3.13.1. 再プログラミングのサポート
1. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォーム・ツールキット・ユーザーガイド
2. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォーム・ツールキット・リファレンス・マニュアル

2.1.1.3. OpenCL Memory Bank Divider

OpenCL™Memory Bank Divider は、Avalon®-MM スレーブポート上のホスト・インターフェイスからの受信要求を受け取り、適切なバンク・マスター・ポートに配線する Qsys コンポーネントです。 このコンポーネントは、ホストとグローバルメモリー・インターフェイス間のパス上に存在していなければなりません。加えて、カーネルとグローバルメモリー・インターフェイス間のパスの外側に存在している必要があります。
表 9.  OpenCL Memory Bank Divider でのパラメーター設定
パラメーター 説明
Number of banks ボードに含まれる各グローバルメモリー・タイプごとでのメモリーバンクの数です。
Separate read/write ports このパラメーターを有効にすると、各バンクにリード動作用とライト動作用のポートが 1 つずつあります。
Add pipeline stage to output このパラメーターを有効にし、潜在的なタイミング改善を可能にします。
Data Width メモリーへのデータバスの幅 ( ビット単位 ) です。
Address Width (total addressable) すべてのグローバルメモリーのアドレス指定に必要なアドレスビットの総数です。
Burst size (maximum) board_spec.xmlファイルにあるglobal_memエレメントの interface属性で定義されているmaxburstの値です。
Maximum Pending Reads コンポーネントがwaitrequest信号をアサートせずに処理が可能な保留中のリード送信の最大数です。
注意:
高いMaximum Pending Reads値は、Qsys はコンポーネントのマスターとスレーブの間で多くのデバイスリソースを消費するディープ応答 FIFO バッファーを挿入します。また、ホストとメモリー・インターフェイス間の達成可能な帯域幅も増加します。
Split read/write bursts on burst word boundary バースト・ワード・バウンダリーでのリードとライトのバーストの分割を有効にします。

Number of banksパラメーターの値を 1 より大きく、ホスト・コントローラーがスレーブポートに送信するバーストのリードとライトがバースト・ワード・バウンダリーを交差する場合は、このパラメーターを有効にします。

表 10.  OpenCL Memory Bank Divider コンポーネントでの信号とポート
信号とポート 説明
clk バンク・ディバイダー・ロジックが使用するこのクロック入力です。ホストおよびメモリー・インターフェイスの IP が異なるクロックを有する場合、clkクロックレートは、2 つの IP クロックの一番遅いものよりも遅くないようにします。
reset ボードをパワーオンリセットに接続するリセット入力です。
s ホスト・インターフェイス・コントローラーに接続するスレーブポートです。
kernel_clk このクロック入力をドライブする OpenCL Kernel Clock Generator からのkernel_clk出力です。
kernel_reset このクロック入力を駆動する OpenCL Kernel Interface からのkernel_reset出力です。
acl_bsp_snoop このAvalon® Streaming (Avalon-ST) ソースをエクスポートします。board_spec.xmlファイルにあるinterfacesインターフェイスには、デフォルトメモリー (acl_internal_snoop) のスヌープ・インターフェイスのみが記述されています。ヘテロジニアス・メモリー・デザインがある場合、これらのタスクは、デフォルトメモリーに関連付けられた OpenCL Memory Bank Divider コンポーネントに対してのみ実行してください。
重要: Qsys でビルドしたメモリーシステムは、acl_bsp_snoopの幅を改変します。acl_bsp_snoopの幅と一致するように、board_spec.xmlファイルにあるchannelsエレメント内のstreamsourceインターフェイスの幅を更新する必要があります。
重要: board_spec.xmlファイルでは、interfacesエレメント内のstreamsourceカーネル・インターフェイスで指定されたスヌープ・インターフェイス (acl_internal_snoop) の幅を更新します。幅の更新は、board_spec.xmlにあるglobal_memインターフェイス・エントリーが、デフォルトメモリーで対応する OpenCL Memory Bank Divider コンポーネントからのbank<N> Avalon-MM マスターの特性と一致している必要があります。
acl_bsp_memorg_host OpenCL Kernel Interface のacl_bsp_memorg_hostインターフェイスに接続するコンデュイットです。
bank1, bank2, ..., bank8 OpenCL Memory Bank Divider で使用可能なメモリーマスター数は、ユニットがインスタンス化されたときに含まれているメモリーバンク数によって異なります。board_spec.xmlファイルで指定された対応するカーネル・メモリー・インターフェイスの開始アドレスと同じ順序で、各バンクを各メモリー・インターフェイスに接続します。

例えば、 アドレス 0 で始まるglobal_memインターフェイスは、OpenCL Memory Bank Divider からのメモリーマスターbank1に対応している必要があります。

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レベル 2 の表題