インテル® FPGA SDK for OpenCL: カスタム・プラットフォーム・ツールキット・ユーザーガイド

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ID 683085
日付 10/31/2016
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ドキュメント目次
ドキュメント目次 x
1. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォーム・ツールキット・ユーザーガイド 2. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォーム・ツールキット・リファレンス・マニュアル
1. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォーム・ツールキット・ユーザーガイド x
1.1. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォーム・ツールキットの前提条件 1.2. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォームの概要 1.3. 前方互換性でのカスタム・プラットフォームの自動移行 1.4. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォームの作成 1.5. インテル® FPGA SDK for OpenCL™ Preferred Board ステータスへの適用 1.6. 出荷時の推奨 1.7. 改訂履歴
1.2. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォームの概要 x
1.2.1. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォームのディレクトリーとファイル 1.2.2. カスタム・プラットフォーム・ディレクトリー構造の推奨事項
1.3. 前方互換性でのカスタム・プラットフォームの自動移行 x
1.3.1. 自動移行のカスタマイズ
1.4. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォームの作成 x
1.4.1. ボード・ハードウェアのデザイン 1.4.2. ボード XML ファイルの作成 1.4.3. MMD ライブラリーの作成 1.4.4. Altera Client Driver のセットアップ 1.4.5. インテル® FPGA SDK for OpenCL™ ユーティリティー・サポートの提供 1.4.6. ハードウェア・デザインのテスト
1.4.1. ボード・ハードウェアのデザイン x
1.4.1.1. ボード Qsys システムの作成 1.4.1.2. 保証されたタイミングフローの確立
1.4.1.1. ボード Qsys システムの作成 x
1.4.1.1.1. エクスポートされたボード・パーティションの一般的な品質に関する考察
1.4.2. ボード XML ファイルの作成 x
1.4.2.1. board_env.xml ファイルの作成 1.4.2.2. board_spec.xml ファイルの作成
1.4.2.1. board_env.xml ファイルの作成 x
1.4.2.1.1. board_env.xml ファイルのテスト
1.4.3. MMD ライブラリーの作成 x
1.4.3.1. カーネル・パワーアップの状態
2. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォーム・ツールキット・リファレンス・マニュアル x
2.1. ボード Qsys サブシステム 2.2. Board_spec.xml ファイル内の XML エレメント、属性、およびパラメーター 2.3. MMD API の概要 2.4. 改訂履歴
2.1. ボード Qsys サブシステム x
2.1.1. インテル® FPGA SDK for OpenCL™ 固有の Qsys システム・コンポーネント
2.1.1. インテル® FPGA SDK for OpenCL™ 固有の Qsys システム・コンポーネント x
2.1.1.1. OpenCL Kernel Clock Generator 2.1.1.2. OpenCL Kernel Interface 2.1.1.3. OpenCL Memory Bank Divider
2.2. Board_spec.xml ファイル内の XML エレメント、属性、およびパラメーター x
2.2.1. board 2.2.2. device 2.2.3. global_mem 2.2.4. host 2.2.5. channels 2.2.6. interfaces 2.2.7. interface 2.2.8. compile
2.3. MMD API の概要 x
2.3.1. aocl_mmd_get_offline_info 2.3.2. aocl_mmd_get_info 2.3.3. aocl_mmd_open 2.3.4. aocl_mmd_close 2.3.5. aocl_mmd_read 2.3.6. aocl_mmd_write 2.3.7. aocl_mmd_copy 2.3.8. aocl_mmd_set_interrupt_handler 2.3.9. aocl_mmd_set_status_handler 2.3.10. aocl_mmd_yield 2.3.11. aocl_mmd_shared_mem_alloc 2.3.12. aocl_mmd_shared_mem_free 2.3.13. aocl_mmd_reprogram
2.3.13. aocl_mmd_reprogram x
2.3.13.1. 再プログラミングのサポート
1. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォーム・ツールキット・ユーザーガイド
2. インテル® FPGA SDK for OpenCL™ カスタム・プラットフォーム・ツールキット・リファレンス・マニュアル

2.2.5. channels

インテル® FPGA SDK for OpenCL™ は明示的に名付けられたchannelsを介し、カーネルと I/O の間で直接データ・ストリーミングをサポートします。 アクセラレーター・ボードがカーネルから I/O までの直接アクセスのチャネルを提供する場合、board_spec.xmlファイル内のchannelsエレメントを含めます。 channelsエレメントでは、Avalon®-ST の仕様を使用して実装されているすべてのチャネル・インターフェイスが識別されなければなりません。interface属性を介する各チャネル・インターフェイスを指定します。各インターフェイスに指定すべきパラメーターについては、interfaceのセクションを参照してください。チャネル・インターフェイスはデーターのみをサポートし、Avalon-ST 信号を有効にして準備します。I/O チャネルのデフォルトは、インターフェイス・レベルでの順序は、8 ビット・シンボル、およびビッグ・エンディアンです。
XML コード例 : 
<channels>
  <interface name="udp_0" port="udp0_out"  type="streamsource" width="256"
   chan_id="eth0_in"/>
  <interface name="udp_0" port="udp0_in"  type="streamsink" width="256"
   chan_id="eth0_out"/>
  <interface name="udp_0" port="udp1_out"  type="streamsource" width="256"
   chan_id="eth1_in"/>
  <interface name="udp_0" port="udp1_in"  type="streamsink" width="256"
   chan_id="eth1_out"/>
</channels>
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