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5.1.6.1. デザイン・ガイドライン
次のデザイン方法に従って、グランドバウンスを低減することをお勧めします。
図 68. コンデンサー・パッドに接続するビアの推奨される位置
次に挙げるデザイン・ガイドラインには、さまざまなPCB条件で動作する高速ロジックデザインに関する情報とヘルプが含まれています。
- できるだけ多くのVCC/GNDペアにデカップリング・コンデンサーを追加します。
- デカップリング・コンデンサーは、デバイスの電源ピンとグランドピンのできるだけ近くに配置します。
- カウンターの出力に外部バッファーを追加して、インテル® デバイスのピンへの負荷を最小限に抑えます。
- 未使用のI/Oピンを出力ピンとしてコンフィグレーションしてから、出力をLowに駆動します。このコンフィグレーションは仮想グランドとして機能します。この低駆動出力ピンをGNDINTまたはボードのグランドプレーンに接続します。
- 未使用のI/Oピンは、「プログラム可能なグランド」ビット (I/Oセルごとに1つ) をプログラムすることによってグランドに駆動できます。そうすることで、マクロセルを犠牲にする必要がなく、埋め込みマクロセルとして使用できます。
- 速度が重要でない場合は、低速スルーレートのロジックオプションをオンにします。
- 外部デバイスで負荷をバッファリングするか、バスを駆動するデバイスの数を減らすことにより、負荷容量を制限します。
- ソケットは、可能な限り排除します。
- 同時切り替え可能な出力の数を減らすか、それをデバイス全体に均等に分配します。
- スイッチング出力をパッケージのグランドピンの近くに移動します。
- スイッチング・ピンの横にプログラム可能なグランドを作成します。
- プルアップ抵抗を排除するか、プルダウン抵抗を使用します。
- VCC とグランドプレーンを分離した多層PCBを使用します。
- 各スイッチング出力に適切な抵抗を直列に追加して、各出力に流れる電流を制限します。
- ピンの瞬間的な切り替えに影響されない同期デザインを作成します。
- 出力ピンのローカルバンチングが最小限になるようにI/Oピンを割り当てます。
- 電源ピンとグランドピンを並べて配置します。電源ピンとグランドピンでは、電流が逆方向に流れるため、相互インダクタンスによって総インダクタンスが減少します。
- より大きなビアサイズを使用して、コンデンサー・パッドを電源とグランドプレーンに接続し、デカップリング・コンデンサーのインダクタンスを最小限に抑えます。
- ビアとコンデンサー・パッドの間トレースの幅を広く、短くするか、ビアをコンデンサー・パッドに隣接して配置します。図 68 を参照してください。
- 表面実装型コンデンサーを使用して、リード・インダクタンスを最小限に抑えます。
- 低実効直列抵抗 (ESR) コンデンサーを使用します。ESRは400m未満である必要があります。
- 各GNDピン/ビアの接続は、グランドプレーンに個別に行う必要があります。
- ボードに容量を追加するには、各電源 (VCC) プレーンの隣にグランドプレーンを配置することをお勧めします。この配置により、リード・インダクタンスはゼロになり、ESRは発生しません。2つのプレーン間の誘電体の厚さは約5ミルである必要があります。