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1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel FPGA IPコア
5. IOPLL Intel FPGA IPコア
6. IOPLL Reconfig Intel FPGA IPコア
7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
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2.2.6.5. ゼロ遅延バッファーモード
ゼロ遅延バッファー (ZDB) モードでは、外部クロック出力ピンは、クロック入力ピンとフェーズ・アライメントされ、デバイス全体での遅延はゼロになります。このモードがサポートされるのは、I/OバンクI/O PLLの場合のみです。
このモードでは、入力クロックとクロック出力で同じI/O規格を使用して、入力ピンと出力ピンでのクロック・アライメントを保証する必要があります。差動I/O規格は、PLLクロック入力ピンや出力ピンでは使用できません。
ZDBモードでの clk ピンと外部クロック出力 (CLKOUT) ピンの間の位相アライメントを確保するため、双方向I/Oピンをデザイン内でインスタンス化します。双方向I/Oピンは、PLLの fbout と fbin ポートを接続するフィードバック・パスとして機能します。双方向I/Oピンは、常にシングルエンドI/O規格に割り当てる必要があります。また、グローバルへのプロモートはしないでください。PLLでは、この双方向I/Oピンを使用して、PLLのクロック出力ポートから外部クロック出力ピンまでの出力遅延を模倣し、補正します。
注: ZDBモードの使用時の信号の反射を避けるため、ボードトレースのは、双方向I/Oピンには配置しないでください。
図 15. ZDBモードでのPLLクロック間の位相関係の例