Intel Agilex® 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズ

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ID 683761
日付 4/10/2023
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ドキュメント目次
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1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要 2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能 3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項 4. Clock Control Intel FPGA IPコア 5. IOPLL Intel FPGA IPコア 6. IOPLL Reconfig Intel FPGA IPコア 7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ 8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要 x
1.1. クロック・ネットワークの概要 1.2. PLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能 x
2.1. クロック・ネットワークのアーキテクチャーと機能 2.2. PLLのアーキテクチャーと機能
2.1. クロック・ネットワークのアーキテクチャーと機能 x
2.1.1. クロック・ネットワークのアーキテクチャー 2.1.2. クロックリソース 2.1.3. クロック・コントロール機能
2.1.1. クロック・ネットワークのアーキテクチャー x
2.1.1.1. クロック・ネットワークの階層 2.1.1.2. クロックセクター 2.1.1.3. プログラマブル・クロック・ルーティング
2.1.3. クロック・コントロール機能 x
2.1.3.1. クロック・ゲーティング 2.1.3.2. クロック分周器
2.1.3.1. クロック・ゲーティング x
2.1.3.1.1. ルート・クロック・ゲート 2.1.3.1.2. セクター・クロック・ゲート 2.1.3.1.3. I/O PLLクロックゲート 2.1.3.1.4. LABクロックゲート
2.2. PLLのアーキテクチャーと機能 x
2.2.1. PLLの機能 2.2.2. PLLの使用 2.2.3. PLLの位置 2.2.4. PLLのアーキテクチャー 2.2.5. PLLコントロール信号 2.2.6. PLLフィードバック・モード 2.2.7. クロックの逓倍と分周 2.2.8. プログラマブル・フェーズ・シフト 2.2.9. プログラマブル・デューティー・サイクル 2.2.10. PLLのカスケード 2.2.11. PLL入力クロック・スイッチオーバー 2.2.12. PLLリコンフィグレーションおよびダイナミック・フェーズ・シフト 2.2.13. PLLのキャリブレーション
2.2.5. PLLコントロール信号 x
2.2.5.1. リセット 2.2.5.2. ロック
2.2.6. PLLフィードバック・モード x
2.2.6.1. 直接補償モード 2.2.6.2. LVDS補償モード 2.2.6.3. ソース同期補償モード 2.2.6.4. 通常補償モード 2.2.6.5. ゼロ遅延バッファーモード 2.2.6.6. 外部フィードバック・モード
2.2.11. PLL入力クロック・スイッチオーバー x
2.2.11.1. 自動スイッチオーバー 2.2.11.2. 手動オーバーライドによる自動スイッチオーバー 2.2.11.3. 手動クロック・スイッチオーバー
2.2.13. PLLのキャリブレーション x
2.2.13.1. パワーアップ・キャリブレーション 2.2.13.2. ユーザー・キャリブレーション
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項 x
3.1. ガイドライン: クロック・スイッチオーバー 3.2. ガイドライン: タイミング・クロージャー 3.3. ガイドライン: PLLのリセット 3.4. ガイドライン: コンフィグレーションの制約事項 3.5. ガイドライン: I/O PLLのリコンフィグレーション 3.6. クロックの制約 3.7. IPコアの制約 3.8. ガイドライン: LVDS SERDES Intel FPGA IPの tx_outclk ポートを使用したfOUT_EXT ≥ 300MHzの5% のデューティー・サイクルの達成
4. Clock Control Intel FPGA IPコア x
4.1. Clock Control Intel® FPGA IPのリリース情報 4.2. Clock Control IPコアのパラメーター 4.3. Clock Control IPコアのポートおよび信号
5. IOPLL Intel FPGA IPコア x
5.1. IOPLL Intel® FPGA IPのリリース情報 5.2. .mifファイルの生成 5.3. IP-XACTファイルの生成 5.4. IOPLL IPコアのパラメーター 5.5. IOPLL IPコアのポートおよび信号
5.2. .mifファイルの生成 x
5.2.1. 新しい.mifファイルの生成 5.2.2. 既存の.mifファイルへのコンフィグレーションの追加
5.3. IP-XACTファイルの生成 x
5.3.1. 新しいIP-XACTファイルの生成
5.4. IOPLL IPコアのパラメーター x
5.4.1. IOPLL IPコアのパラメーター: PLLタブ 5.4.2. IOPLL IPコアのパラメーター: Settingsタブ 5.4.3. IOPLL IPコアのパラメーター: Cascadingタブ 5.4.4. IOPLL IPコアのパラメーター: Dynamic Reconfigurationタブ 5.4.5. IOPLL IPコアのパラメーター: Advanced Parametersタブ
6. IOPLL Reconfig Intel FPGA IPコア x
6.1. IOPLL Reconfig Intel® FPGA IPのリリース情報 6.2. IOPLL Reconfig IPコアにおけるI/O PLLリコンフィグレーションの実装 6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード 6.4. IOPLL Reconfig IPコアの Avalon® Memory-Mappedインターフェイスのポート 6.5. アドレスバスおよびデータバスの設定 6.6. デザイン例
6.2. IOPLL Reconfig IPコアにおけるI/O PLLリコンフィグレーションの実装 x
6.2.1. IOPLL IPコアとIOPLL Reconfig IPコア間の接続 6.2.2. IOPLL IPコアとIOPLL Reconfig IPコアの接続
6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード x
6.3.1. .mifストリーミング・リコンフィグレーション 6.3.2. アドバンスト・モードのリコンフィグレーション 6.3.3. クロック・ゲーティング・リコンフィグレーション 6.3.4. ダイナミック・フェーズ・シフト・リコンフィグレーション
6.3.1. .mifストリーミング・リコンフィグレーション x
6.3.1.1. .mifを使用した再キャリブレーション
6.3.2. アドバンスト・モードのリコンフィグレーション x
6.3.2.1. アドバンスト・モードを使用した再キャリブレーション
6.5. アドレスバスおよびデータバスの設定 x
6.5.1. アドバンスト・モードのリコンフィグレーション用のアドレスバスとデータバスの設定 6.5.2. クロック・ゲーティング・リコンフィグレーション用の出力クロックおよび対応データビットの設定 6.5.3. IOPLL Reconfig IPコアのダイナミック・フェーズ・シフトのデータバスの設定
6.5.1. アドバンスト・モードのリコンフィグレーション用のアドレスバスとデータバスの設定 x
6.5.1.1. 帯域幅制御とチャージポンプ用のデータバスの設定 6.5.1.2. リップルキャップ用のデータバスの設定
6.6. デザイン例 x
6.6.1. リコンフィグレーション・オプション: IOPLL Reconfig IPコアを使用した.mifストリーミング・リコンフィグレーション 6.6.2. リコンフィグレーション・オプション: IOPLL Reconfig IPコアを使用したアドバンスト・モードのリコンフィグレーションおよび再キャリブレーション 6.6.3. リコンフィグレーション・オプション: IOPLL Reconfig IPコアを使用したクロック・ゲーティング・リコンフィグレーション
1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel FPGA IPコア
5. IOPLL Intel FPGA IPコア
6. IOPLL Reconfig Intel FPGA IPコア
7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴

2.2.1. PLLの機能

表 2.   FシリーズおよびIシリーズ・デバイスのPLL機能 (暫定)
機能 I/OバンクI/O PLL ファブリック・フィードI/O PLL
整数PLL あり あり
C 出力カウンター数 7 3
M カウンター分周係数範囲 4から160 4から160
N カウンター分周係数範囲 1から110 1から110
C カウンター分周係数範囲 1から512 1から512
専用外部クロック出力 2 あり —
専用クロック入力ピン3 あり あり
外部フィードバック入力ピン あり —
ソース同期補償 4 あり あり
直接補償 あり あり
通常補償 4 あり あり
ゼロ遅延バッファー補償 あり —
外部フィードバック補償 あり —
LVDS補償 あり —
電圧制御発振器 (VCO) 出力によるDPAクロックの駆動 あり —
位相シフト解像度5 78.125ps 78.125ps
プログラマブル・デューティー・サイクル あり あり
パワーダウン・モード あり あり
帯域幅の設定 低、中、高 中および高
スペクトラム拡散入力クロックの追跡 6 あり あり
表 3.  スペクトラム拡散入力クロッキングのサポート・プロファイル
スペクトラム拡散クロック・パラメーター 設定
変調周波数 200kHz
センターまたはダウンスプレッド ダウンスプレッド
周波数偏差 ± 1%
変調プロファイル 三角形
2 専用外部クロック出力の場合、IOPLL Intel FPGA IPコア経由の外部クロック出力ポートへのアクセスをイネーブルしてください。各I/OバンクI/O PLLに対して2つの専用外部クロック出力が使用可能です。
3 I/O PLLでは、専用クロック入力ピンのTrue Differential Signalingのみをサポートします。
4 この補償モードには、非専用フィードバック・パス・オプションが使用可能です。
5 最小位相シフトは、VCO周期を8で割った値によって決まります。度単位のインクリメントについては、FシリーズおよびIシリーズ・デバイスの場合、すべての出力周波数を少なくとも45°のインクリメントでシフトできます。周波数と分周パラメーターに応じて、より度数の小さいインクリメントも可能です。
6 入力クロックのジッターが入力ジッター許容仕様の範囲内であることが条件です。インテルでは、スペクトラム拡散サポート・プロファイルはダウンスプレッド、± 0.5%、Fmod = 200kHzを推奨します。
レベル 2 の表題