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1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel FPGA IPコア
5. IOPLL Intel FPGA IPコア
6. IOPLL Reconfig Intel FPGA IPコア
7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
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2.1.3.1.1. ルート・クロック・ゲート
I/Oバンクおよびトランシーバー・バンクごとに1つのルート・クロック・ゲートが存在します。このゲートはペリフェラルDCMの一部です。
FシリーズおよびIシリーズのルート・クロック・ゲートが対象としているのは、高い挿入遅延が許容される限られたクロック・ゲーティングの場合です。ルート・クロック・ゲートを使用する場合は、タイミング要件を満たすために、コア内でのクロック・ゲーティング信号の生成とペリフェラルのゲーティングされたクロックの間に数クロックサイクルの multicycle を設定します。シングルサイクルのゲーティングが必要な高周波数クロックの場合は、セクター・クロック・ゲートを使用します。