Intel Agilex® 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズ

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ID 683761
日付 4/10/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要 2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能 3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項 4. Clock Control Intel FPGA IPコア 5. IOPLL Intel FPGA IPコア 6. IOPLL Reconfig Intel FPGA IPコア 7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ 8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要 x
1.1. クロック・ネットワークの概要 1.2. PLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能 x
2.1. クロック・ネットワークのアーキテクチャーと機能 2.2. PLLのアーキテクチャーと機能
2.1. クロック・ネットワークのアーキテクチャーと機能 x
2.1.1. クロック・ネットワークのアーキテクチャー 2.1.2. クロックリソース 2.1.3. クロック・コントロール機能
2.1.1. クロック・ネットワークのアーキテクチャー x
2.1.1.1. クロック・ネットワークの階層 2.1.1.2. クロックセクター 2.1.1.3. プログラマブル・クロック・ルーティング
2.1.3. クロック・コントロール機能 x
2.1.3.1. クロック・ゲーティング 2.1.3.2. クロック分周器
2.1.3.1. クロック・ゲーティング x
2.1.3.1.1. ルート・クロック・ゲート 2.1.3.1.2. セクター・クロック・ゲート 2.1.3.1.3. I/O PLLクロックゲート 2.1.3.1.4. LABクロックゲート
2.2. PLLのアーキテクチャーと機能 x
2.2.1. PLLの機能 2.2.2. PLLの使用 2.2.3. PLLの位置 2.2.4. PLLのアーキテクチャー 2.2.5. PLLコントロール信号 2.2.6. PLLフィードバック・モード 2.2.7. クロックの逓倍と分周 プリスケール・カウンター N、および逓倍カウンター M ポストスケール・カウンター C 整数モード 2.2.8. プログラマブル・フェーズ・シフト 2.2.9. プログラマブル・デューティー・サイクル 2.2.10. PLLのカスケード 2.2.11. PLL入力クロック・スイッチオーバー 2.2.12. PLLリコンフィグレーションおよびダイナミック・フェーズ・シフト 2.2.13. PLLのキャリブレーション
2.2.5. PLLコントロール信号 x
2.2.5.1. リセット 2.2.5.2. ロック
2.2.6. PLLフィードバック・モード x
2.2.6.1. 直接補償モード 2.2.6.2. LVDS補償モード 2.2.6.3. ソース同期補償モード 2.2.6.4. 通常補償モード 2.2.6.5. ゼロ遅延バッファーモード 2.2.6.6. 外部フィードバック・モード
2.2.11. PLL入力クロック・スイッチオーバー x
2.2.11.1. 自動スイッチオーバー 2.2.11.2. 手動オーバーライドによる自動スイッチオーバー 2.2.11.3. 手動クロック・スイッチオーバー
2.2.13. PLLのキャリブレーション x
2.2.13.1. パワーアップ・キャリブレーション 2.2.13.2. ユーザー・キャリブレーション
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項 x
3.1. ガイドライン: クロック・スイッチオーバー 3.2. ガイドライン: タイミング・クロージャー 3.3. ガイドライン: PLLのリセット 3.4. ガイドライン: コンフィグレーションの制約事項 3.5. ガイドライン: I/O PLLのリコンフィグレーション 3.6. クロックの制約 3.7. IPコアの制約 3.8. ガイドライン: LVDS SERDES Intel FPGA IPの tx_outclk ポートを使用したfOUT_EXT ≥ 300MHzの5% のデューティー・サイクルの達成
4. Clock Control Intel FPGA IPコア x
4.1. Clock Control Intel® FPGA IPのリリース情報 4.2. Clock Control IPコアのパラメーター 4.3. Clock Control IPコアのポートおよび信号
5. IOPLL Intel FPGA IPコア x
5.1. IOPLL Intel® FPGA IPのリリース情報 5.2. .mifファイルの生成 5.3. IP-XACTファイルの生成 5.4. IOPLL IPコアのパラメーター 5.5. IOPLL IPコアのポートおよび信号
5.2. .mifファイルの生成 x
5.2.1. 新しい.mifファイルの生成 5.2.2. 既存の.mifファイルへのコンフィグレーションの追加
5.3. IP-XACTファイルの生成 x
5.3.1. 新しいIP-XACTファイルの生成
5.4. IOPLL IPコアのパラメーター x
5.4.1. IOPLL IPコアのパラメーター: PLLタブ 5.4.2. IOPLL IPコアのパラメーター: Settingsタブ 5.4.3. IOPLL IPコアのパラメーター: Cascadingタブ 5.4.4. IOPLL IPコアのパラメーター: Dynamic Reconfigurationタブ 5.4.5. IOPLL IPコアのパラメーター: Advanced Parametersタブ
6. IOPLL Reconfig Intel FPGA IPコア x
6.1. IOPLL Reconfig Intel® FPGA IPのリリース情報 6.2. IOPLL Reconfig IPコアにおけるI/O PLLリコンフィグレーションの実装 6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード 6.4. IOPLL Reconfig IPコアの Avalon® Memory-Mappedインターフェイスのポート 6.5. アドレスバスおよびデータバスの設定 6.6. デザイン例
6.2. IOPLL Reconfig IPコアにおけるI/O PLLリコンフィグレーションの実装 x
6.2.1. IOPLL IPコアとIOPLL Reconfig IPコア間の接続 6.2.2. IOPLL IPコアとIOPLL Reconfig IPコアの接続
6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード x
6.3.1. .mifストリーミング・リコンフィグレーション 6.3.2. アドバンスト・モードのリコンフィグレーション 6.3.3. クロック・ゲーティング・リコンフィグレーション 6.3.4. ダイナミック・フェーズ・シフト・リコンフィグレーション
6.3.1. .mifストリーミング・リコンフィグレーション x
6.3.1.1. .mifを使用した再キャリブレーション
6.3.2. アドバンスト・モードのリコンフィグレーション x
6.3.2.1. アドバンスト・モードを使用した再キャリブレーション
6.5. アドレスバスおよびデータバスの設定 x
6.5.1. アドバンスト・モードのリコンフィグレーション用のアドレスバスとデータバスの設定 6.5.2. クロック・ゲーティング・リコンフィグレーション用の出力クロックおよび対応データビットの設定 6.5.3. IOPLL Reconfig IPコアのダイナミック・フェーズ・シフトのデータバスの設定
6.5.1. アドバンスト・モードのリコンフィグレーション用のアドレスバスとデータバスの設定 x
6.5.1.1. 帯域幅制御とチャージポンプ用のデータバスの設定 6.5.1.2. リップルキャップ用のデータバスの設定
6.6. デザイン例 x
6.6.1. リコンフィグレーション・オプション: IOPLL Reconfig IPコアを使用した.mifストリーミング・リコンフィグレーション 6.6.2. リコンフィグレーション・オプション: IOPLL Reconfig IPコアを使用したアドバンスト・モードのリコンフィグレーションおよび再キャリブレーション 6.6.3. リコンフィグレーション・オプション: IOPLL Reconfig IPコアを使用したクロック・ゲーティング・リコンフィグレーション
1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel FPGA IPコア
5. IOPLL Intel FPGA IPコア
6. IOPLL Reconfig Intel FPGA IPコア
7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴

2.2.7. クロックの逓倍と分周

FシリーズおよびIシリーズのPLL出力周波数は、I/O PLLのスケール係数 M/(N × C) によって その入力リファレンス・クロック・ソースに関連付けられます。

入力クロックはプリスケール係数 N で分周され、さらに M フィードバック係数で逓倍されます。コントロール・ループでは、VCOを駆動して fin × (M/N) に一致させます。通常補償モードまたはソース同期補償モードで非専用フィードバック・パスを使用する場合、コントロール・ループでは、VCOを駆動して fin × ((M × Ci )/N) に一致させます。ここで Ci は、補償済みの outclk C カウンター値です。 インテル® Quartus® Prime開発ソフトウェアでは、IPのパラメーター・エディターで指定した入力周波数、逓倍、分周値に応じて、適切なスケールファクターを自動で選択します。

プリスケール・カウンター N、および逓倍カウンター M

各PLLには、プリスケール・カウンター N と逓倍カウンター M が1つずつあります。M カウンターおよび N カウンターでは、デューティー・サイクル・コントロールは使用しません。これは、この2つのカウンターの唯一の目的が周波数分周の計算だからです。

ポストスケール・カウンター C

各出力ポートには、独自のポストスケール・カウンター C があります。周波数の異なる複数の C カウンター出力の場合、VCOは、周波数規格を満たす出力周波数の最小公倍数に設定されます。例えば、1つのI/O PLLから要求される出力周波数が55MHzと100MHzの場合、 インテル® Quartus® Prime開発ソフトウェアでは、VCO周波数を1.1GHz (VCO周波数範囲内の55MHzと100MHzの最小公倍数) に設定します。その後、ポストスケール・カウンター C によって、各出力ポートのVCO周波数をスケールダウンします。

整数モード

I/O PLLは整数モードでのみ動作可能です。

レベル 2 の表題