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1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel FPGA IPコア
5. IOPLL Intel FPGA IPコア
6. IOPLL Reconfig Intel FPGA IPコア
7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
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2.2.6.3. ソース同期補償モード
データ信号とクロック信号が入力ピンに同時に到着した場合、どのIOE入力レジスターのクロックポートとデータポートでも同じ位相関係が維持されます。データ信号とクロック信号のIOEでのバッファー遅延は、同じI/O規格を使用している限り、同様になります。ソース同期補償モードでは、1つの出力クロックのみが補償されます。
インテルでは、ソース同期データ転送にはソース同期モードをお勧めします。
図 13. ソース同期モードにおけるクロックとデータ間の位相関係の例
ソース同期モードでは、使用するクロック・ネットワークの遅延と、次の2つのパス間の遅延の差が補償されます。
- データピンからIOEレジスター入力
- クロック入力ピンからPLL PFD入力
FシリーズおよびIシリーズのPLLでは、複数のパッドから入力レジスターへのパスが補償されます。例えば、データバスの設定が、ソース同期補償モードを使用するように設定されている場合などです。