インテルのみ表示可能 — GUID: foj1582792054223
Ixiasoft
1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel FPGA IPコア
5. IOPLL Intel FPGA IPコア
6. IOPLL Reconfig Intel FPGA IPコア
7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
インテルのみ表示可能 — GUID: foj1582792054223
Ixiasoft
6.6.1. リコンフィグレーション・オプション: IOPLL Reconfig IPコアを使用した.mifストリーミング・リコンフィグレーション
I/O PLLリコンフィグレーション動作の完了後、I/O PLLは、次のコンフィグレーションで中帯域幅で動作します。
- 400MHz、カウンター C1 出力で0psの位相シフト
- 200MHz、カウンター C2 出力で0psの位相シフト
.mif ストリーミング・リコンフィグレーションを使用してデザイン例を実行するには、次の手順を実行します。
- AN.stp ファイルを開き、デバイスの top.sof をプログラムします。
- In-System Sources & Probes IPコアのパラメーター・エディターで、mode_0 と mode_1 入力が低パルスのままであることを確認します。
- reset_SM 信号に高パルスをアサートし、I/O PLLリコンフィグレーション動作を開始します。
図 26. .mifストリーミング・リコンフィグレーションのデザイン例の波形例