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1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel FPGA IPコア
5. IOPLL Intel FPGA IPコア
6. IOPLL Reconfig Intel FPGA IPコア
7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
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6.6.3. リコンフィグレーション・オプション: IOPLL Reconfig IPコアを使用したクロック・ゲーティング・リコンフィグレーション
I/O PLLリコンフィグレーション動作の完了後、I/O PLLは、次のコンフィグレーションで中帯域幅で動作します。
- カウンター C1 出力はゲーティングなし
- カウンター C2 出力はゲーティングあり
クロック・ゲーティング・リコンフィグレーションを使用してデザイン例を実行するには、次の手順を実行します。
- AN.stp ファイルを開き、デバイスの top.sof をプログラムします。
- In-System Sources & Probes IPコアで、mode_0 は低パルスに、mode_1 は高パルスに保ちます。
- reset_SM 信号で高パルスをアサートし、I/O PLLリコンフィグレーション動作を開始します。
図 28. クロック・ゲーティング・リコンフィグレーションデザイン例の波形例