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1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel FPGA IPコア
5. IOPLL Intel FPGA IPコア
6. IOPLL Reconfig Intel FPGA IPコア
7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
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2.2.9. プログラマブル・デューティー・サイクル
プログラマブル・デューティー・サイクル機能を使用すると、I/O PLLによって可変デューティー・サイクルのクロック出力を生成することができます。この機能がサポートされているのは、I/O PLLポストスケール・カウンター C のみです。
I/O PLLの C カウンター値によって、デューティー・サイクルの精度が決まります。精度は50% をポスト・スケール・カウンター値で分周したものになります。例えば、C0 カウンターが10の場合、5% から90% のデューティー・サイクル・オプションには、5% のステップが可能です。また、I/O PLLが外部フィードバック・モードの場合、fbin ピンを駆動するカウンターのデューティー・サイクルは、50% に設定します。
インテル® Quartus® Prime開発ソフトウェアでは、IPコアに入力した必要とされるデューティー・サイクルに従ってVCO周波数を自動調整します。
プログラマブル・デューティー・サイクルをプログラマブル・フェーズ・シフトと組み合わせることで、オーバーラップのない精密なクロックを生成することが可能です。