インテルのみ表示可能 — GUID: cnk1549259515131
Ixiasoft
1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel FPGA IPコア
5. IOPLL Intel FPGA IPコア
6. IOPLL Reconfig Intel FPGA IPコア
7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
インテルのみ表示可能 — GUID: cnk1549259515131
Ixiasoft
2.2.3. PLLの位置
図 8. I/Oバンク内のI/O PLLの位置
I/Oバンク内では、上部のサブバンクはダイのエッジの近くに配置され、下部のサブバンクはFPGAコアの近くに配置されます。
I/Oバンクでサブバンクのうちの1つが使用できない場合、この未結合のサブバンクにあるI/O PLLの専用クロック入力ピンとクロック出力ピンは使用できません。ただし、VCCPT がパワーアップしていることを確認すれば、次の場合でもI/O PLLを使用できます。
- PLLカスケードとリコンフィグレーションがサポートされている場合。
- このI/OバンクI/O PLLのクロック入力およびクロック出力ピンとして、使用可能な通常のI/Oピンを使用できる場合。
I/Oバンクでサブバンクのうちの1つが使用できない場合、このI/Oバンクのファブリック・フィードI/O PLLには、使用可能なサブバンクからの専用クロック入力ピンのペアが1組だけあります。リコンフィグレーションは、このファブリック・フィードI/O PLLによってサポートされます。