インテルのみ表示可能 — GUID: mgw1548729378877
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2.2.10. PLLのカスケード
FシリーズおよびIシリーズ・デバイスでは、PLL間のカスケードをサポートしています。PLLのカスケードによって、単一のPLLよりも出力クロック周波数を多く合成できます。
デザインでPLLをカスケード接続する場合、ソース (アップストリーム) PLLは低帯域幅設定にし、デスティネーション (ダウンストリーム) PLL はI/O PLLに対して高帯域幅設定にする必要があります。カスケード接続中、ソースPLLの出力は、デスティネーションPLLのリファレンス・クロック (入力) として機能します。カスケード接続したPLLの帯域幅設定はそれぞれ異なっている必要があります。カスケード接続したPLLの帯域幅設定が同じになっていると、カスケード接続したPLLによって、特定の周波数の位相ノイズが増幅される可能性があります。FシリーズおよびIシリーズ・デバイスでは、同じI/Oバンク内のI/O PLLカスケードはサポートしません。
- 専用カスケードパス経由のI/O PLL間カスケード: アップストリームI/O PLLとダウンストリームI/O PLLは、同じI/Oカラムにある必要があります。
- コア・クロック・ファブリック経由のI/O PLL間カスケード: アップストリームおよびダウンストリームI/O PLLの位置に制約はありません。
ダウンストリームI/O PLLの permit_cal 入力の接続先は、アップストリームI/O PLLの locked 出力にしてください。これは、両方のPLLカスケードモードに適用されます。
次の図では、アップストリームI/O PLLとダウンストリームI/O PLLの間に必要な接続を示しています。これは、両方のPLLカスケードモードに適用されます。