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1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel FPGA IPコア
5. IOPLL Intel FPGA IPコア
6. IOPLL Reconfig Intel FPGA IPコア
7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
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2.2.6.2. LVDS補償モード
LVDS補償モードでは、内部シリアライザー/デシリアライザー (SERDES) キャプチャレジスターのピンにおいて、同じデータとクロックのタイミング関係が維持されます。ただし、クロックは反転 (180° 位相シフト) します。したがって、LVDS補償モードでは、LVDSクロック・ネットワークの遅延補償が理想的に行われます。それには、次の2つのパス間の遅延の差が含まれます。
- データピンからSERDESへのキャプチャレジスター
- クロック入力ピンからSERDESへのキャプチャレジスター
出力カウンターでは、180° の位相シフトを提供する必要があります。
図 12. LVDSモードにおけるクロックとデータ間の位相関係