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1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel FPGA IPコア
5. IOPLL Intel FPGA IPコア
6. IOPLL Reconfig Intel FPGA IPコア
7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
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4.3. Clock Control IPコアのポートおよび信号
Port Name | Description |
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inclk | クロック・ネットワークへの入力信号です。 |
inclk0x、inclk1x、inclk2x、inclk3x | Number of Clock Inputsパラメーターに対して選択した値に基づくクロック・ネットワークへの入力信号です。 |
clkselect[] | クロックソースをダイナミックに選択する入力です。これにより、クロックバッファーによって駆動されるクロック・ネットワークを駆動します。 入力ポート [1 DOWNTO 0] 幅です。 The following list shows the signal selection for the clkselect[] の値に対する選択信号は次のとおりです。
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outclk | Clock Dividerオプションを選択しない場合のClock Control IPコアの出力です。 |
ena | クロック・ゲート・ブロックのクロックイネーブルです。この信号はアクティブHighです。 |
clock_div1x, clock_div2x, clock_div4x | Clock Dividerオプションを選択した場合のClock Control IPコアの出力です。コアの出力です。 Clock Divider Output Portsパラメーターに指定した値によって異なります。
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