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1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel FPGA IPコア
5. IOPLL Intel FPGA IPコア
6. IOPLL Reconfig Intel FPGA IPコア
7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
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4.2. Clock Control IPコアのパラメーター
パラメーター | 値 | 説明 |
---|---|---|
Number of Clock Inputs | 1、2、または4 | クロック制御ブロックの入力クロックソースの数を指定します。最大4つのクロック入力を指定できます。 FシリーズおよびIシリーズ・デバイスでのクロック多重化の実装には、コア内のソフトロジックが使われます。 |
Clock Enable | オンまたはオフ | イネーブル信号を使用してクロック出力をゲーティングする場合は、このオプションをオンにします。このオプションによって、クロック分周を使用するオプションがディスエーブルされます。 |
Clock Enable Type | Root LevelまたはDistributed Sector Level | ペリフェラルにあるクロックゲート、またはセクターにあるゲートを選択します。クロックゲートの詳細については、「クロック・ゲーティング」のセクションを参照してください。 |
Enable Register Mode | Negative LatchまたはNone | イネーブル信号をラッチするかどうかを指定します。 |
クロック分周器 | オンまたはオフ | クロック出力のゲーティングにイネーブル信号を使用する場合は、このオプションをオンにします。 |
Clock Divider Output Ports | Divide 1x、Divide 1x and 2x、またはDivide 1x, 2x and 4x | クロックを通過させる、クロックを2で分周する、またはクロックを4で分周するの組み合わせを指定します。 |