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1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel FPGA IPコア
5. IOPLL Intel FPGA IPコア
6. IOPLL Reconfig Intel FPGA IPコア
7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
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3.2. ガイドライン: タイミング・クロージャー
タイミング・クロージャーについては、次のガイドラインを参照してください。
- PLLのカウンターとループフィルターの設定をリコンフィグレーションすると、そのI/O PLLの出力周波数とクロックの不確実性の両方が変化します。ダイナミック・フェーズ・シフトの影響を受けるのは、出力クロックフェーズのみです。
- インテル® Quartus® Prime タイミング・アナライザーで実行するタイミング解析は、初期PLL設定に対してのみです。ダイナミック・リコンフィグレーションまたはダイナミック・フェーズ・シフト後にデザインのタイミング・クロージャーの検証が必要です。
- インテルでは、I/O PLLデザインのコンパイルの際は、意図した各コンフィグレーション設定を使用し、I/O PLL設定を使用してクロックの変動を確認することをお勧めします。