インテルのみ表示可能 — GUID: zvy1548749624970
Ixiasoft
1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel FPGA IPコア
5. IOPLL Intel FPGA IPコア
6. IOPLL Reconfig Intel FPGA IPコア
7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
インテルのみ表示可能 — GUID: zvy1548749624970
Ixiasoft
3.5. ガイドライン: I/O PLLのリコンフィグレーション
I/O PLLのリコンフィグレーションについては、次のガイドラインを参照してください。
- リファレンス・クロック周波数が変更された場合は、IPコアを使用してI/O PLLを再キャリブレーションしてください。
- I/O PLLリコンフィグレーション・インターフェイスには、フリーランニングの mgmt_clk 信号が必要です。mgmt_clk 信号は100MHz未満であることが必要です。このインターフェイスにより、mgmt_clk 信号の開始と停止を細かく制御する必要がなくなります。
- I/O PLLのリコンフィグレーションには、.mif ストリーミング・モードおよびアドバンスト・モードでIPコアを使用できます。インテルでは、.mif ストリーミング・モードの使用をお勧めします。
- I/O PLLのリコンフィグレーションの際に注意が必要なのは、ゼロ以外の位相シフト設定を使用する場合です。M カウンター、または N カウンターの設定によって、相対位相シフト (パーセント単位) は変わりませんが、絶対位相シフト (ピコ秒単位) が変化します。C カウンター設定では、絶対位相シフトは変わりませんが、相対位相シフトが変更されます。