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1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel FPGA IPコア
5. IOPLL Intel FPGA IPコア
6. IOPLL Reconfig Intel FPGA IPコア
7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
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3.4. ガイドライン: コンフィグレーションの制約事項
I/O PLLコンフィグレーションは、次の制約事項に従う必要があります。
- 位相周波数検知器 (PFD) およびVCOにはそれぞれ、規定の動作周波数範囲があります。
- ループフィルターの設定は、M カウンター値とユーザーが選択した帯域幅モードに対して適切である必要があります。
このようなコンフィグレーションの制約事項のいずれかに違反すると、I/O PLLがロックに失敗したり、ジッター性能が低下したりする可能性があります。