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1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel FPGA IPコア
5. IOPLL Intel FPGA IPコア
6. IOPLL Reconfig Intel FPGA IPコア
7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
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6.3.4. ダイナミック・フェーズ・シフト・リコンフィグレーション
ダイナミック・フェーズ・シフト・リコンフィグレーションによって、シフト数、位相シフトの方向、およびシフトさせる出力クロックを決定することができます。
IOPLL Reconfig IPコアを使用してダイナミック・フェーズ・シフト・リコンフィグレーションを実行するには、次の手順に従います。
- mgmt_address[9:8] を2'b11に設定して、アドバンスト・モードのリコンフィグレーションを選択します。
- mgmt_writedata[7:0] を設定して、目的の位相シフト数、位相シフトの方向、およびシフトさせる目的のカウンターを指定します。
- ダイナミック・フェーズ・シフト・リコンフィグレーションをI/O PLLで開始するには、mgmt_write 信号を1 mgmt_clk サイクルの間アサートします。この信号は、I/O PLLの phase_en 信号と同等です。
- ダイナミック・フェーズ・シフト・リコンフィグレーションの完了後、mgmt_waitrequest 信号がデアサートされます。