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1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel FPGA IPコア
5. IOPLL Intel FPGA IPコア
6. IOPLL Reconfig Intel FPGA IPコア
7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
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6.5.3. IOPLL Reconfig IPコアのダイナミック・フェーズ・シフトのデータバスの設定
書き込みデータバスの設定 | 説明 | ||||||||||||||||||
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data[2:0] | ダイナミック・フェーズ・シフト動作1回あたりの位相シフト数を決定します。動作1回あたり最大7つの位相シフトが可能です。各位相シフトは、 I/O PLL VCO周期の1/8に相当します。 | ||||||||||||||||||
data[3] | ダイナミック・フェーズ・シフトの方向を決定します。updn = 0の場合、位相シフトは負の方向になります。updn = 1の場合、位相シフトは正の方向になります。 | ||||||||||||||||||
data[7:4] |
ダイナミック・フェーズ・シフト動作を実行するために選択するカウンターを決定します。
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