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1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズのクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel FPGA IPコア
5. IOPLL Intel FPGA IPコア
6. IOPLL Reconfig Intel FPGA IPコア
7. Intel Agilex 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Intel Agilex® 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
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6.3.3. クロック・ゲーティング・リコンフィグレーション
I/O PLLのI/O PLL出力クロック0から出力クロック7までをゲーティング (ディスエーブル) またはゲーティング解除 (イネーブル) することができます。これを簡単に実行するには、IOPLL Reconfig IPコアに1バイトを書き込み、1ビットが各I/O PLL出力クロックに対応するようにします。
クロック・ゲーティング・リコンフィグレーションを実行するには、次の手順に従います。
- mgmt_address[9:8] を2'b10に設定し、クロック・ゲーティング・モードを選択し、mgmt_writedata[7:0] を設定して、ゲーティングする目的の出力クロックを示します。
- クロック・ゲーティング・リコンフィグレーションをI/O PLLで開始するには、mgmt_write 信号を1 mgmt_clk サイクルの間アサートします。
- ゲーティングの変更は、mgmt_waitrequest がデアサートされた後、複数クロックサイクルの間、有効にならない場合があります。